• Journal of Mechanical Science and Technology
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• 제17권12호
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• pp.1835-1843
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• 2003

This paper introduces the development of the caliper system for a geometry PIG (Pipeline Inspection Gauge). The objective of the caliper system is to detect and measure dents, wrinkles, and ovalities affect the pipe structural integrity. The developed caliper system consists of a finger arm, an anisotropic permanent magnet, a back yoke, pins, pinholes and a linear hall effect sensor. The angle displacement of the finger arm is measured by the change of the magnetic field in sensing module. Therefore the sensitivity of the caliper system mainly depends on the magnitude of the magnetic field inside the sensing module. In this research, the ring shaped anisotropic permanent magnet and linear hall effect sensors were used to produce and measure the magnetic field. The structure of the permanent magnet, the back yoke and pinhole positions were optimized that the magnitude of the magnetic field range between a high of 0.1020 Tesla and a low of zero by using three dimensional nonlinear finite element methods. A simulator was fabricated to prove the effectiveness of the developed caliper system and the computational scheme using the finite element method. The experimental results show that the developed caliper system is quite efficient for the geometry PIG with good performance.

• 전자공학회논문지S
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• 제35S권6호
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• pp.109-118
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• 1998

본 논문에서는 압축 복원된 디지탈 RGB 또는 YCbCr 신호를 NTSC와 PAL 방송 규격에 맞는 휘도 신호와 크로마 신호 또는 영상 복합 신호로 변환 출력하는 기능을 갖는 부호화기를 설계하였다. 부호화기의 비디오 타이밍 신호는 수평 동기 신호, 수직 동기 신호, 블랭킹을 포함하며 또한 비디오를 편집하는 데 편리한 필드인식(identification) 신호를 지원한다. 부호화기는 곱셈기를 사용한 시스토릭 파이프라인 방식 [13] 에 비해 4단 파이프라인 아키텍쳐와 쉬프트-앤-가산기를 사용하여 약40%의 게이트 수를 줄였다. 설계된 부호화기는 $0.65{\mu}m$ SOG(Sea fo Gatearray) 삼중 금속 CMOS 공정 기술을 사용하여 패드를 포함한 전체 칩 면적은 $3.7478mm {\times} 4.4678mm$으로 19,468의 게이트가 집적되었으며 전력 소비는 0.9W이다.

• 대한전자공학회논문지TC
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• 제38권12호
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• pp.10-19
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• 2001

본 논문에서는 IMT(international mobile telecommunications)-2000 3GPP(3rd generation partnership project) 규격에 따른 전송률이 서로 다른 다수의 사용자 신호들을 효과적으로 처리할 수 있는 간단한 병렬형 간섭제거기를 제안한다. 제안한 방식은 다중 전송률 처리를 위하여 모든 사용자들에 공통적이며 전송률이 가장 낮은 제어채널의 한 심벌을 기준블록으로 설정하여 기준블록 단위마다 병렬로 간섭제거를 수행한다. 또한, 사용자간 비동기 환경에서 자신보다 짧은 지연을 갖는 간섭 사용자의 다음 기준블록에 의하여 발생하는 간섭을 미리 판정하고 재생하여 제거함으로써 간섭제거 성능을 개선할 수 있는 효과적인 사전 제거 기법을 제안한다. 제안된 사전 제거 기법을 사용한 다중 전송률 처리 병렬형 간섭제거기의 효율적인 구현을 위하여 샘플단위의 파이프라인을 도입하여 기준블록 주기로 판정하고, 이어서 샘플단위로 재생성하고 샘플단위로 간섭제거를 수행함으로써 최소의 하드웨어를 필요로 하는 파이프라인 구조를 제안한다. 모의실험을 통하여 저l안한 간섭제거기의 신호 대 잡음비 및 사용자 수에 따른 비트 오류율 성능을 분석한다.

• 한국동물위생학회지
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• 제17권3호
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• pp.208-226
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• 1994

From January to December 1993, 3,385 bulk milk samples were collected from 293 herds in Inchon area. Standard plate counts(SPC) and somatic cell counts(SCC) were performed by the method of milk collection, the situation of raising management and monthly. The results obtained are summarized as follows : 1, Annual average SPC and SCC were respectively 638,000 cfu /mm and 647,000 cells /mm. SPC showed an abrupt decrease from January-1,088,000 cfu /mm to December-279,000 cfu /mm, but SCC showed a slow change from January-1,017,000 cells /mm to December -673,000 cells /mm 2. Variation on milk quality(annual average SPC) was shown a wide difference between everyday collection-575,000 cfu /mm and every other day collection-1,243,000 cfu /mm ac-cording to frequency of milk collection from dairy farms. However, there was a little difference In SCC. 3. In the raising scale, average SPC were the lowest in 16~25mi1king cows, and average SCC were the lowest in above 25milking cows. 4. According to types of milking machine, average SPC and SCC of dairy farms that are equipped with pipeline system were respectively 361,000 cfu /mm and 591,000 cells /mm. Those of dairy farms with bucket system were 549,000 cfu /me and 559,000 cells /mm. 5. In the types of management, average SPC an SCC of dairy farms with hired herdsman were 288,000 cfu /mm and 559,000 cells /mm. Those of dairy farms with self-management were 526,000 cfu /mm and 568,000 cells /mm.

• 대한전자공학회논문지SD
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• 제47권3호
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• pp.41-50
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• 2010

본 논문에서는 2개의 송수신 안테나를 갖는 MIMO 통신 시스템을 위한 면적 효율적인 심볼 검출기의 구조를 제안한다. 제안된 심볼 검출기는 MIMO 전송 기법 중 공간 다이버시티 모드뿐 아니라 공간 다중화 모드를 모두 지원하며, ML 수준의 성능을 제공한다. 또한, 다단 (multi-stage) 파이프라인 구조와 극좌표 형태의 복소수 승산 방법을 사용하여 연산 블록의 공유와 연산기의 단순화를 진행하였고, 이를 통해 하드웨어 복잡도를 크게 감소시켰다. 제안된 하드웨어 구조는 하드웨어 설계 언어(HDL)를 이용하여 설계 되었고, Xilinx Virtex-5 XC5VLX220 FPGA에 기반하여 구현되었다. 그 결과 기존의 설계 구조와 비교시 35.3% 감소된 logic slices, 85.3% 감소된 DSP48s (dedicated multiplier)로 구현 가능함을 확인하였다.

• 한국정보통신학회논문지
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• 제10권5호
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• pp.865-870
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• 2006

셀룰러 신경회로망(Cellular Neural Networks: CNN)은 그 구조가 간단함에도 불구하고 강력한 연산능력을 가지고 있어 영상처리에 이용되어 왔다. 그러나 실제의 대규모 영상에 포함된 화소의 양과 같은 막대한 셀들을 필요로 하는 CNN하드웨어를 구현하는 것은 불가능하다. 본 논문에서는 시 다중화 처리 기법으로 대규모 실영상을 처리할 수 있는 $5\times5$ CNN 하드웨어와 전 후 처리기를 구현하였다. 구현된 $5\times5$ CNN 하드웨어와 전 후 처리기의 성능을 평가하기 위해 $ 레나영상에 대해 윤곽선 검출을 수행하였으며, 약 4,000번의 시다중화 블록처리와 각 블록 마다 10번의 제어 펄스에 의한 파이프라인 동작에 의해 영상처리가 수행되었다. 따라서 본 논문에서 구현된 $5\times5$ CNN 하드웨어와 전 후 처리기를 실영상 처리에 이용할 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.289-292
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• 2008

본 논문에서는 OpenRISC 프로세서의 성능 및 전력 소모 개선을 위해 동적 분기예측 기법, 사원 집합연관 캐시 구조, ODC를 이용한 클럭 게이팅 기법을 제안한다. 동적 분기 예측 기법은 분기 명령에 대해 다음에 실행될 명령에 대한 예측 주소를 저장하는 BTB를 사용하였다. 사원 집합연관 캐시는 네 개의 메모리 블록을 한 개의 캐시 블록에 사상되는 구조로 되어있어 직접사상 캐시에 비해 접근 실패율이 낮다. ODC를 이용한 클럭게이팅 기법은 논리합성 개념인 무관조건의 입출력 ODC조건을 찾아 클럭 게이팅 로직을 삽입함으로써 동적 소비전력을 줄일 수 있다. 테스트 프로그램을 이용하여 제안한 기법들을 적용한 OpenRISC 프로세서의 성능을 측정한 결과, 기존 프로세서 대비실행시간이 8.9% 향상 되었고, 삼성 $0.18{\mu}m$ 라이브러리를 이용하여 동적 전력을 측정한 결과, 기존 프로세서 대비 소비전력을 13.9% 이상 감소하였다.

• 전기전자학회논문지
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• 제24권3호
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• pp.783-790
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• 2020

본 논문에서는 실내 보안 응용을 위한 사람 감지 레이다 시스템을 제안하고, 이의 FPGA 기반 설계 및 구현 결과를 제시하였다. 연산의 복잡도와 메모리 요구량을 최소화하기 위해 스펙트로그램의 상측 절반만 특징점 추출에 사용하였으며, 복잡한 연산이 필요한 특징점 추출기법을 배제하고, 분류 성능과 연산 복잡도를 고려한 효율적인 특징점 추출기법이 제안되었다. 또한, 전체 스펙트로그램에 대한 저장이 불필요한 파이프라인 구조로 설계하여 메모리 요구량을 최소화하였다. 제안된 시스템의 분류 학습을 위해 사람, 개, 로봇 청소기에 대한 실험이 수행되었고, 96.2%의 정확도 성능을 확인하였다. 제안된 시스템은 Verilog-HDL을 이용하여 구현되었으며, 1140개의 logic과 6.5 Kb의 메모리를 사용하는 저면적 설계가 가능함을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 추계종합학술대회
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• pp.830-833
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• 2007

본 논문에서는 두 개의 17비트 오퍼랜드를 radix-4 Booth's algorithm을 이용하여 곱셈 연산을 수행하는 곱셈기에 대한 효율적인 풀커스텀 디자인에 대한 테스트 방법을 제안하였다. 클럭 속도를 빠르게 하기 위하여 2단 파이프라인 구조로 설계하였고 Wallace tree 부분의 레이아웃을 규칙적으로 하기 위해서 4:2 CSA(Carry Save Adder)를 사용하였다. 회로는 하이닉스반도체의 0.6-um 3-Metal N-well CMOS 공정을 사용하여 칩으로 제작되었다. 제안된 테스트 방법을 사용하여 관찰해야 하는 노드의 수를 약 88% 줄여 효율적으로 고장 시뮬레이션을 수행하였다. 설계된 곱셈기는 9115개의 트랜지스터로 구성되며 코어 부분의 레이아웃 면적은 약 $1135^*1545$ um2 이다. 칩은 전원전압 5V에서 약 24MHz의 클럭 주파수로 동작한다. 제안된 테스트 방법은 풀커스텀 방식의 곱셈기를 비롯한 대부분의 커스텀 설계 회로에 적용이 가능하다.

• 한국정보처리학회논문지
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• 제5권5호
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• pp.1172-1184
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• 1998

명령어 재배치는 ILP(Instruction Level Parallelism) 프로세서의 병렬성을 활용하는 주요한 코드 최적화 기법이다. 명령어 재배치 알고리즘을 루프(loop)에 적용하면서 서로 다른 반복(iteration) 사이의 동시 수행 가능한 명령어들이 인접한 위치로 모여지는 소프트웨어 파이프라인(software pipeline)된 루프가 얻어진다. 그러나 루프로부터 병렬성을 추출하는 소프트웨어 파이프라인 방법은 주로 명령어사이의 자료 종속성에 근거하여 스케줄링을 수행하므로 그 자체에 무한한 병렬성을 가지고 있는 벡터 루프의 경우 그 병렬성을 충분히 드러내지 못한다는 문제점을 안고 있다. 본 논문에서는 이러한 벡터루프에 대해 프로그램의 목적 코드 레벨에서 행해질 수 있는 새로운 벡터 스케줄링 방법을 제안한다. 벡터 스케줄링 방법은 프로그램의 목적 코드 레벨에서 루프의 구조나 반복 조건, 그리고 자료 종속성 등에 대한 전체적인 정보에 기반하여 스케줄링을 수행함으로써 소프트웨어 파이프라인 방법보다 프로그램의 수행속도를 향상시킬 수 있다. 본 논문에서는 벡터 스케줄링을 수행한 결과를 전통적인 소프트웨어 파이프라인 방법에 대해 생산된 병렬 루프의 결과와 수행속도 측면에서 비교한다.