• 전자공학회논문지A
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• 제33A권2호
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• pp.205-216
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• 1996

In this paper we propose an efficient robust path delay fault test genration algorithm for detection of path delay faluts in combinational ligic circuits. In the proposed robust test genration approach, the testability measure is computed for all gates in the circuit under test and these computed values are used to genrate weighted random delay test vetors for detection of path delay faults. For genrated robust test vectors, we perform fault simulation on ISCAS '85 benchmark circuits using parallel pattern technqieus. The results indicate that the proposed test genration method not only increases the number of detected robust path delay faults but also reduces the time taen to genrate robust tests.

• 한국정보처리학회논문지
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• 제5권11호
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• pp.2989-2996
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• 1998

집적회로의 집적도가 높아지고 성능이 향상됨에 따라 회로의 지연고장에 대한 관심이 날로 높아지고 있다. 회로의 지연고장은 게이트 지연고장과 경로지연고장으로 분류할 수 있는데, 이 논문에서는 경로지연고장 시뮬레이션에 대한 두 가지 동적 메모리 사용 방법을 제안하였다. 첫 번째 방법은 고착고장에 대한 동시 고장 시뮬레이션과 유사한 방식이며, 두 번째 방법은 고장기술자의 값이 X일 때 이를 고장리스트에 삽입하지 않는 묵시적-X 방식이다. 제안된 두 방식 중 묵시적-X 방식이 동적 메모리 사용과 시뮬레이션 시간 측면에서 효율적이었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.723-726
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• 1998

Fault dropping is a very important part of test generation process. It is used to reduce test generation time. Test generation systems use fault simulation for the purpose of fault dropping by identifying detectable faults with generated test patterns. Two kinds of delay fault model is used in practice, path delay fault model and gate delay fault model. In this paper we propose an efficient method for gate delay test generation which shares second test vector.

• 한국정보처리학회논문지
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• 제4권1호
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• pp.298-310
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• 1997

스캔 환경에 바탕을 둔 대부분의 경로 지연고장 시뮬레이터들은 개선된 스캔 플 립플롭을 사용하며 일반적인 논리 게이트를 대상으로만 동작한다. 본 연구에서는 새 로운 논리값을 사용한 새로운 경로 지연고장 시뮬레이션 알고리즘을 고안하여 이의 적용범위를 CMOS 소자를 포함하는 대규모 집적회로로 확장하였다. 제안된 알고리즘에 기초하여 표준 스캔 환경 하에서 동작하는 고속 지연고장 시뮬레이터를 개발하였다. 실험결과는 새 시뮬레이터가 효율적이며 정확함을 보여준다.

• 대한전자공학회논문지SD
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• 제38권4호
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• pp.266-276
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• 2001

빠른 반도체 기술의 발전으로 인하여 VLSI 회로의 복잡도는 크게 증가하고 있다. 그래서 복잡한 회로를 테스팅하는 것은 아주 어려운 문제로 대두되고 있다. 또한 집적회로의 증가된 집적도로 인하여 여러 가지 형태의 고장이 발생하게 됨으로써 테스팅은 더욱 중요한 문제로 대두되고 있다. 이제까지 일반적으로 지연 고장 테스팅에 대한 신뢰도는 가정된 고장의 개수에 대한 검출된 고장의 개수로 표현되는 전통적인 고장 검출율로서 평가되었다. 그러나 기존의 교장 검출율은 고장 존재의 유무만을 고려한 것으로써 실제의 지연 고장 테스팅에 대한 신뢰도와는 거리가 있다. 지연 고장 테스팅은 고착 고장과는 달리 경로의 진행 지연과 지연 결함 크기 그리고 시스템 동작 클럭 주기에 의존하기 때문이다. 본 논문은 테스트 중인 경로의 진행 지연과 지연 결함 크기를 고려한 새로운 고장 검출율 메트릭으로서지연 결함 고장 검출율(delay defect fault coverage)을 제안하였으며, 지연 결함 고장 검출율과 결함 수준(defect level)과의 관계를 분석하였다.

• Journal of Electrical Engineering and information Science
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• 제2권3호
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• pp.14-21
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• 1997

In delay-optimized designs, timing failures due to manufacturing delay defects are more likely to occur because the average timing slacks of paths decrease and the system becomes more sensitive to smaller delay defect sizes. In this paper, the impact of delay optimized logic circuits on delay fault testing will be discussed and compared to the case for non-optimized designs. First, we provide a timing optimization procedure and show that the resultant density function of path delays is a delta function. Next we also discuss the impact of timing optimization on the yield of a manufacturing process and the defect level for delay faults. Finally, we will give some recommendations on the determination of the system clock time so that the delay-optimized design will have the same manufacturing yield as the non-optimized design and on the determination of delay fault coverage in the delay-optimized design in order to have the same defect-level for delay faults as the non-optimized design, while the system clock time is the same for both designs.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제7권8호
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• pp.1890-1910
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• 2013

Routing overlay offers an ideal methodology to improve the end-to-end communication performance by deriving a backup path for any node pair. This paper focuses on a challenging issue of selecting a proper backup path to bypass the failures on the default path with high probability for any node pair. For existing backup path selection approaches, our trace-driven evaluation results demonstrate that the backup and default paths for any node pair overlap with high probability and hence usually fail simultaneously. Consequently, such approaches fail to derive a robust backup path that can take over in the presence of failure on the default path. In this paper, we propose a three-phase RBPS approach to identify a proper and robust backup path. It utilizes the traceroute probing approach to obtain the fine-grained topology information, and systematically employs the grid quorum system and the Bloom filter to reduce the resulting communication overhead. Two criteria, delay and fault-tolerant ability on average, of the backup path are proposed to evaluate the performance of our RBPS approach. Extensive trace-driven evaluations show that the fault-tolerant ability of the backup path can be improved by about 60%, while the delay gain ratio concentrated at 14% after replacing existing approaches with ours. Consequently, our approach can derive a more robust and available backup path for any node pair than existing approaches. This is more important than finding a backup path with the lowest delay compared to the default path for any node pair.

• 한국지능시스템학회논문지
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• 제22권2호
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• pp.148-153
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• 2012

본 논문에서는 무선 센서 네트워크에서 실시간 대용량 데이터를 전송하고자 할 때 QoS 요구조건과 에너지 효율성 요구를 만족시킬 수 있는 간섭 인지 기반의 결함 허용 QoS 라우팅 기법을 제안한다. 제안된 기법에서는 처리량을 최대화하고 지연시간을 최소화하기 위해 간섭비율과 예측전송시간을 기반으로 하는 새로운 누적 경로 메트릭을 사용하여 전송 경로에 결함이 발생하더라도 최적의 전송경로를 결정하도록 한다. 마지막으로, 시뮬레이션을 통하여 제안된 라우팅 기법을 사용하면 네트워크 처리량 및 지연시간 측면에서 성능이 향상됨을 보인다.

• 대한전자공학회논문지SD
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• 제38권8호
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• pp.72-84
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• 2001

마이크로파이프라인 회로의 모든 연산 소자의 타이밍은 아주 중요하다. 스캔 플립플롭을 이용한 경로 지연고장 테스팅에 관한 기존 연구들은 두 개의 테스트 패턴 중 두 번째 패턴의 조절용이도가 높아야 한다는 점을 간과하였다. 본 논문에서는 작은 면적 오버헤드로 마이크로파이프라인 회로의 경로 지연고장을 테스트 할 수 있는 새로운 스캔 래치 및 테스트 방법을 제안하였다. 새로운 스캔 래치를 사용하여 마이크로파이프라인의 경로지연고장을 테스트한 결과에서 기존연구에 비해 높은 경성 경로 지연고장 검출율을 얻었다. 또한 제안된 스캔 래치는 마이크로파이프라인의 고착고장 검출을 위한 BIST로 응용을 확대하기 쉽다.

• 전자공학회논문지A
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• 제31A권6호
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• pp.199-208
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• 1994

This paper proposes a delay fault test technique for ICs and PCBs with the boundary-scan architectures supporting ANSI/IEEE Std 1149.1-1990. The hybrid delay fault model, which comprises both of gate delay faults and path delay faults, is selected. We developed a procedure for testing delay faults in the circuits with typical boundary scan cells supporting the standard. Analyzing it,we concluded that it is impractical because the test clock must be 2.5 times faster than the system clock with the cell architect-ures following up the state transition of the TAP controller and test instruction set. We modified the boundary-scan cell and developed test instructions and the test procedure. The modified cell and the procedure need test clock two times slower than the system clock and support the ANSI/IEEE standard perfectly. A 4-bit ALU is selected for the circuits under test. and delay tests are simulated by the SILOS simulator. The simulation results ascertain the accurate operation and effectiveeness of the modified mechanism.