• 마이크로전자및패키징학회지
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• 제19권4호
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• pp.79-83
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• 2012

신뢰성이 우수하며, 소형화가 가능하고, 우수한 열전도도의 은 전극을 이용할 수 있는 LTCC (Low temperature co-fired ceramic) 패키징은 환경 및 열에 약한 플라스틱 패키징을 대체할 것으로 기대받고 있다. 현재 LTCC 패키징의 원료 분말로는 주로 $Al_2O_3$을 사용하는데, 본 연구에서는 $Al_2O_3$보다 열전도도가 2배 우수한 ZnO을 일부 첨가 또는 대체한 조성 변화를 통하여 패키징의 열 특성 변화에 대해 연구하였다. 소량의 ZnO를 첨가하여 열전도도가 최대 25%까지 상승하는 결과가 나타났으며, 이 결과로 LED 수명이 증가할 것으로 예상된다. ANSYS 시뮬레이션 결과 열 유속의 값이 ZnO가 첨가된 경우 최대 56% 증가함을 확인할 수 있었다. 실제 LED 패키징을 제작하여 측정한 결과도 ZnO를 첨가한 LTCC 패키징은 $Al_2O_3$로만 이루어진 패키징보다 열저항이 최대 14.9% 감소하였다.

• 한국재료학회지
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• 제19권5호
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• pp.288-292
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• 2009

This article shows various factors that influence the thermal-cycling reliability of semiconductor devices utilizing the lead-on-chip (LOC) die attach technique. This work details how the modification of LOC package design as well as the back-grinding and dicing process of semiconductor wafers affect passivation reliability. This work shows that the design of an adhesion tape rather than a plastic package body can play a more important role in determining the passivation reliability. This is due to the fact that the thermal-expansion coefficient of the tape is larger than that of the plastic package body. Present tests also indicate that the ceramic fillers embedded in the plastic package body for mechanical strengthening are not helpful for the improvement of the passivation reliability. Even though the fillers can reduce the thermal-expansion of the plastic package body, microscopic examinations show that they can cause direct damage to the passivation layer. Furthermore, experimental results also illustrate that sawing-induced chipping resulting from the separation of a semiconductor wafer into individual devices might develop into passivation cracks during thermal-cycling. Thus, the proper design of the adhesion tape and the prevention of the sawing-induced chipping should be considered to enhance the passivation reliability in the semiconductor devices using the LOC die attach technique.

• 마이크로전자및패키징학회지
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• 제23권3호
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• pp.43-49
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• 2016

박형 package-on-package에 대해 T/H (temperature/humidity) 시험, TC (temperature cycling) 시험과 HTS(high temperature storage) 시험을 사용하여 신뢰성을 분석하였다. T/H 시험은 $85^{\circ}C/85%$의 조건으로 500시간, TC 시험은 $-40{\sim}100^{\circ}C$의 조건으로 1000회, HTS 시험은 $155^{\circ}C$의 조건으로 1,000시간 범위에서 평가하였다. 폴리이미드 써멀테이프를 사용하여 제작한 24개의 package-on-package (PoP) 시편에 대해 신뢰성 시험 전에 측정한 솔더접속 배선의 평균저항은 $0.56{\pm}0.05{\Omega}$이었으며, 24개 시편에서 모두 유사한 값이 측정되었다. 500시간까지의 T/H 시험, 1000회의 TC 시험 및 1,000시간까지의 HTS 시험후에도 솔더 접속부의 오픈 불량은 발생하지 않았다.

• 대한기계학회:학술대회논문집
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• 대한기계학회 2001년도 춘계학술대회논문집A
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• pp.286-291
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• 2001

Applications of bonded dissimilar materials such as IC package, ceramic/metal and resin/metal bonded joints, are very increasing in various industry fields. It is very important to analyze the thermal stress and stress singularity at interface edges in bonded joints of dissimilar materials. In orer to understand the package crack emanating from the edge of Die pad and Resin, fracture mechanics of bonded dissimilar materials and material properties are obtained. In this paper, the thermal stress and its singularity index for the IC package were analyzed using 2-dimensional elastic boundary element method. Crack propagation angle and path by thermal stress were numerically simulated with boundary element method.

• 대한금속재료학회지
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• 제46권5호
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• pp.310-314
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• 2008

Electromigration test of flip chip solder bump is performed at $140^{\circ}C$ C and $4.6{\times}10^4A/cm^2$ conditions in order to compare electromigration with thermomigration behaviors by using electroplated Sn-3.5Ag solder bump with Cu under-bump-metallurgy. As a result of measuring resistance with stressing time, failure mechanism of solder bump was evaluated to have four steps by the fail time. Discrete steps of resistance change during electromigration test are directly compared with microstructural evolution of cross-sectioned solder bump at each step. Thermal gradient in solder bump is very high and the contribution of thermomigration to atomic flux is comparable with pure electromigration effect.

• 마이크로전자및패키징학회지
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• 제21권2호
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• pp.65-70
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• 2014

박형 package-on-package의 상부 패키지에 대하여 PCB 기판, 칩본딩 및 에폭시 몰딩과 같은 공정단계 진행에 따른 warpage 특성을 분석하였다. $100{\mu}m$ 두께의 박형 PCB 기판 자체에서 $136{\sim}214{\mu}m$ 범위의 warpage가 발생하였다. 이와 같은 PCB 기판에 $40{\mu}m$ 두께의 박형 Si 칩을 die attach film을 사용하여 실장한 시편은 PCB 기판의 warpage와 유사한 $89{\sim}194{\mu}m$의 warpage를 나타내었으나, 플립칩 공정으로 Si 칩을 PCB 기판에 실장한 시편은 PCB 기판과 큰 차이를 보이는 $-199{\sim}691{\mu}m$의 warpage를 나타내었다. 에폭시 몰딩한 패키지의 경우에는 DAF 실장한 시편은 $-79{\sim}202{\mu}m$, 플립칩 실장한 시편은 $-117{\sim}159{\mu}m$의 warpage를 나타내었다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2007년도 춘계학술발표대회 및 제12회 신소재 심포지엄
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• pp.12.2-12.2
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• 2007

• 한국재료학회지
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• 제17권2호
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• pp.91-95
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• 2007

Electromigration characteristics of Sn-3.5Ag flip chip solder bump were analyzed using flip chip packages which consisted of Si chip substrate and electroplated Cu under bump metallurgy. Electromigration test temperatures and current densities peformed were $140{\sim}175^{\circ}C\;and\;6{\sim}9{\times}10^4A/cm^2$ respectively. Mean time to failure of solder bump decreased as the temperature and current density increased. The activation energy and current density exponent were found to be 1.63 eV and 4.6, respectively. The activation energy and current density exponent have very high value because of high Joule heating. Evolution of Cu-Sn intermetallic compound was also investigated with respect to current density conditions.

• 마이크로전자및패키징학회지
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• 제22권2호
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• pp.61-68
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• 2015

박형 package-on-package의 상부 패키지와 하부 패키지에 대하여 에폭시 몰딩 컴파운드(EMC)에 따른 warpage 특성을 분석하였다. 또한 동일한 EMC로 몰딩한 패키지들의 warpage 편차를 측정하고 박형 상부 기판과 하부 기판 자체의 warpage 편차를 측정함으로서, 박형 패키지에서 warpage 편차를 유발하는 원인을 분석하였다. 박형 기판을 사용한 상부 및 하부 패키지에서는 기판 자체의 큰 warpage 편차에 기인하여 EMC의 물성이 패키지의 warpage에 미치는 영향을 규명하는 것이 어려웠다. EMC의 몰딩 면적이 $13mm{\times}13mm$로 기판($14mm{\times}14mm$)의 대부분을 차지하는 상부 패키지에서는 온도에 따른 warpage의 변화 거동이 유사하였다. 반면에 EMC의 몰딩 면적이 $8mm{\times}8mm$인 하부 패키지의 경우에는 (+) warpage와 (-) warpage가 한 시편에 모두 존재하는 복합적인 warpage 거동에 기인하여 동일한 EMC로 몰딩한 패키지들에서도 상이한 온도-warpage 거동이 측정되었다.

• ETRI Journal
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• 제39권6호
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• pp.866-873
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• 2017

We propose a multilayered-substrate-based power semiconductor discrete device package for a low switching loss and high heat dissipation. To verify the proposed package, cost-effective, low-temperature co-fired ceramic, multilayered substrates are used. A bare die is attached to an embedded cavity of the multilayered substrate. Because the height of the pad on the top plane of the die and the signal line on the substrate are the same, the length of the bond wires can be shortened. A large number of thermal vias with a high thermal conductivity are embedded in the multilayered substrate to increase the heat dissipation rate of the package. The packaged silicon carbide Schottky barrier diode satisfies the reliability testing of a high-temperature storage life and temperature humidity bias. At $175^{\circ}C$, the forward current is 7 A at a forward voltage of 1.13 V, and the reverse leakage current is below 100 lA up to a reverse voltage of 980 V. The measured maximum reverse current ($I_{RM}$), reverse recovery time ($T_{rr}$), and reverse recovery charge ($Q_{rr}$) are 2.4 A, 16.6 ns, and 19.92 nC, respectively, at a reverse voltage of 300 V and di/dt equal to $300A/{\mu}s$.