• 한국산학기술학회논문지
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• 제8권5호
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• pp.1000-1006
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• 2007

본 논문에서는 CDMA 단말기용 상향 대역에서 송신출력을 모니터링 하는 전력검출부 회로를 제시한다. 제안된 전력검출부는 출력 전력 추출을 위한 커플러와 추출된 전력을 모니터링 해주는 검출기 회로로 구성된다. 본 논문에서 사용된 커플러는 손실이 적고, 위아래로 둘러싼 접지금속면으로 인해 외부의 전계와 차단되어 안정적인 동작이 가능한 스트립라인 구조를 갖는다. 설계 주파수는 CDMA 상향 송신 대역인 824-849MHz이고, 스트립라인 커플러의 결합계수는 -20dB이다. 전력검출기 설계를 위해 회로가 간단하고 전력손실을 최소화하면서 고속 동작을 할 수 있는 쇼트키 장벽 다이오드가 사용되었다. 일반적인 다이오드의 비선형성에 의한 검파 출력의 선형성 개선과 낮은 입력레벨의 출력 전압 감도 특성을 개선하기 위해서 낮은 검출기 입력 레벨에서의 임피던스 매칭을 하였다. 다이오드 패키지의 기생 성분을 고려한 시뮬레이션을 수행한 결과로써 예측한 성능은 측정 결과와 잘 일치한다.

• Journal of electromagnetic engineering and science
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• 제8권3호
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• pp.134-137
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• 2008

This paper proposes a novel quadrature VCO(QVCO) based on direct back-gate second harmonic coupling. The QVCO directly couples the current sources of the conventional LC VCOs through the back-gate instead of front-gate to generate quadrature signals. By the second harmonic injection locking, the two LC VCOs can generate quadrature signals without using on-chip transformer, or stability problem that is inherent in the direct front-gate second harmonic coupling. The proposed QVCO is implemented in $0.18{\mu}m$ CMOS technology operating at 2 GHz with 5.0 mA core current consumption from 1.8 V power supply. The measured phase noise of the proposed QVCO is - 63 dBc/Hz at 10 kHz offset, -95 dBc/Hz at 100 kHz offset, and -116 dBc/Hz at 1 MHz offset from the 2 GHz output frequency, respectively. The calculated figure of merit(FOM) is about -174 dBc/Hz at 1 MHz offset. The measured image band rejection is 46 dB which corresponds to the phase error of $0.6^{\circ}$.

• 한국전자파학회논문지
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• 제22권11호
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• pp.1025-1033
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• 2011

본 논문은 공동공진기(cavity resonator)와 스트립라인(stripline) 구조를 이용하여 전력을 전송할 수 있도록 구현한 무접점 전력 전송 장치에 관한 것이다. 전력 전송 시 송수신기가 밀착된 상태에서 구현되는 무접점 전력 전송 방식으로, 외부에 도체 단자가 없어 송수신기가 전기적으로 분리되며, 전력 송수신에 필요한 수신부의 크기를 최소화할 수 있다. 공진기용 공동(cavity)의 윗면 도체판에 입력 포트 및 출력 포트용 슬롯(slot)을 구성하고, 그 위에 스트립라인 구조를 이용하여 입력 포트와 출력 포트를 형성한 공동공진기에서, 출력 포트의 일부를 분리하여 탈착 가능하도록 전력수신부를 형성하고, 이 전력수신부를 제외한 나머지 부분 즉, 스트립라인-슬롯 결합(coupling)된 입력 포트, 공동공진기, 출력 포트용 슬롯 등은 모두 전력송신부에 포함시킴으로 전력 전송 장치를 송수신기로 분리하여 제작할 수 있다. 이 송수신기를 결합시키면 마치 하나의 공진기 내에서 입력 포트에서 출력 포트로 전력이 전달되는 형태가 된다. 제작된 무접점 전력 전송 장치의 중심 주파수는 5.782 GHz이며, 이때 측정된 $S_{21}$값은 -1.07 dB로 나타나 약 78 %의 높은 전력 전송율을 갖는 것을 확인하였다.

• 전기학회논문지
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• 제56권9호
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• pp.1626-1631
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• 2007

This paper presents a new modeling method using lamp output power and the modeling coefficients of the lamp. The proposed method utilizes the lamp modeling coefficients such as equivalent impedance Z(p), coupling coefficient of the transformer k(p), turns ratio of the transformer n(p), and plasma resistance Rp(p) as a function of lamp output power. The equivalent impedance Z(p) was developed from the equivalent resistance Req(p) and equivalent inductance Leq(p) of the lamp. Simulation and experimental results of the proposed model are presented in order to validate the proposed method. The modeling method can use to design an impedance matching circuit for a Class-D inverter.

• 전력전자학회논문지
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• 제20권1호
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• pp.81-90
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• 2015

This paper investigates the droop control-based real and reactive power load sharing with a virtual inductor when the line impedance between inverter and Point of Common Coupling (PCC) is partly and unequally resistive in high-capacity systems. In this paper, the virtual inductor method is applied to parallel inverter systems with resistive and inductive line impedance. Reactive power sharing error has been improved by applying droop control after considering each line impedance voltage drop. However, in high capacity parallel systems with large output current, the reference output voltage, which is the output of droop controller, becomes lower than the rated value because of the high voltage drop from virtual inductance. Hence, line impedance voltage drop has been added to the droop equation so that parallel inverters operate within the range of rated output voltage. Additionally, the virtual inductor value has been selected via small signal modeling to analyze stability in transient conditions. Finally, the proposed droop method has been verified by MATLAB and PSIM simulation.

• 마이크로전자및패키징학회지
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• 제20권4호
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• pp.69-74
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• 2013

In this paper, the impact of integrating large number of I/O (Input-Output) and Core power Delivery Network (PDN) on a 6 layers Flip-Chip Ball Grid Array (FCBGA) package is investigated. The impact of core induced supply noise on high-speed I/O interfaces, and high-speed I/O interface's supply noise coupling to adjacent high-speed I/O interfaces' jitter impact are studied. Concurrent stress validation software is used to induce SSO noise on each individual I/O interfaces; and at the same time; periodic noise is introduced from Core PDN into the I/O PDN domain. In order to have the maximum coupling impact, a prototype package is designed to merge the I/O and Core PDN as one while impact on jitter on each I/O interfaces are investigated. In order to understand the impact of the Core to I/O and I/O to I/O noise, the on-die noise measurements were measured and results were compared with the original PDN where each I/O and Core PDN are standalone and isolated are used as a benchmark.

• 전기전자학회논문지
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• 제27권1호
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• pp.53-58
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• 2023

본 논문에서는 차동 전력증폭기 출력단에서의 전력 결합 및 임피던스 정합을 위한 LTCC 기반의 RF 트랜스포머를 제시하였다. 기존의 인덕터와 커패시터를 이용한 정합회로 대신 회로의 면적을 덜 차지하며 직류 차단의 역할을 수행하는 트랜스포머를 LTCC 기판에 구현하고 시뮬레이션을 통해 결과를 검증하였다. 트랜스포머의 다운사이징과 결합계수의 개선을 위해 기판의 더 많은 금속층을 사용하는 트랜스포머를 구현하고 시뮬레이션을 통해 기존의 트랜스포머와 성능을 비교하였다. 3개의 금속층을 사용한 기존의 트랜스포머와 5개의 금속층을 사용한 변형된 트랜스포머를 비교한 결과 새롭게 제시한 트랜스포머가 55% 감소된 면적과 25% 증가한 결합계수를 가지며 5GHz에서 약 0.4dB의 삽입손실 개선을 확인하였다.

• 한국정보전자통신기술학회논문지
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• 제14권4호
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• pp.338-347
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• 2021

본 논문에서는 DB하이텍 0.18㎛ CMOS 공정을 이용하여 진성난수 생성기에 사용되는 베타선 센서 회로를 설계하였다. CSA 회로는 PMOS 피드백 저항과 NMOS 피드백 저항을 선택하는 기능, 50fF과 100fF의 피드백 커패시터를 선택하는 기능을 갖는 회로를 제안하였다. 그리고 펄스 셰이퍼(pulse shaper) 회로는 비반전 증폭기를 이용한 CR-RC2 펄스 셰이퍼 회로를 사용하였다. 본 논문에서 사용한 OPAMP 회로는 이중 전원(dual power) 대신 단일 전원(single power) 사용하고 있으므로 CR 회로의 저항과 RC 회로의 커패시터의 한쪽 노드는 GND 대신 VCOM에 연결한 회로를 제안하였다. 그리고 펄스 셰이퍼의 출력신호가 단조 증가가 아닌 경우 비교기 회로의 출력 신호가 다수의 연속된 펄스가 발생하더라도 단조 다중발진기(monostable multivibrator) 회로를 사용하여 신호 왜곡이 안되도록 하였다. 또한 CSA 입력단인 VIN과 베타선 센서 출력단을 실리콘 칩의 상단과 하단에 배치하므로 PCB trace 간의 커패시터 커플링 노이즈(capacitive coupling noise)를 줄이도록 하였다.

• 전력전자학회논문지
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• 제23권4호
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• pp.247-255
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• 2018

This paper proposes a transformer design of a direct cell-to-cell active cell balancing circuit with a multi-winding transformer for battery management system (BMS) applications. The coupling coefficient of the multi-winding transformer and the output capacitance of MOSFETs significantly affect the balancing current transfer efficiency of the cell balancing operation. During the operation, the multi-winding transformer stores the energy charged in a specific source cell and subsequently transfers this energy to the target cell. However, the leakage inductance of the multi-winding transformer and the output capacitance of the MOSFET induce an abnormal energy transfer to the non-target cells, thereby degrading the transfer efficiency of the balancing current in each cell balancing operation. The impacts of the balancing current transfer efficiency deterioration are analyzed and a transformer design methodology that considers the coupling coefficient is proposed to enhance the transfer efficiency of the balancing current. The efficiency improvements resulting from the selection of an appropriate coupling coefficient are verified by conducting a simulation and experiment with a 1 W prototype cell balancing circuit.

• ETRI Journal
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• 제29권6호
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• pp.811-813
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• 2007

We report on a ridge waveguide laser diode with laterally tapered waveguides fabricated in a single growing step using a double patterning method. In this structure, nearly constant output power is obtained with the change of the lower tapered waveguide width, and the facet power ratio of 1.4 to 1.5 is observed over the current range. The asymmetric facet power property is also investigated.