• 한국항해항만학회지
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• 제29권1호
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• pp.23-28
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• 2005

무선 다중경로 채널에서 데이터를 고속으로 전송할 경우, 신호는 페이딩, 심볼간 간섭 등의 영향으로 높은 에러율을 갖게 된다. 그러므로 현재 개발된 DSRC(dedicated short-range communication) 시스템의 변복조 방식은 1 Mbps이상의 데이터 서비스가 어려울 것으로 예상되므로 새로운 채널등화 기법 및 개선된 변복조 방식이 요구된다. OFDM(orthogonal frequency division multiplexing) 방식은 보호간격의 삽입을 통하여 ISI를 방지할 수 있으므로 고속 데이터 전송에 적합하다. 그러나 보호기간이 OFDM 방식에서의 각각의 심볼주기에 사용되는 채널지연 확산보다 길어지므로 채널활용의 효율성에서 상당한 손실이 야기된다. 그러므로 등화기를 고속의 데이터 전송율과 긴 채널 지연확산 조건을 가지는 ITS(intelligent transport system)에 적용하기 위해서는 ISI(inter symbol interference)를 제거할 필요가 있다. 본 논문에서는 OFDM-DSRC 시스템을 위한 채널 등화기를 설계하였으며, 다중경로 페이딩 환경에서 컴퓨터 시뮬레이션을 통해 그 성능을 분석하였다.

• 한국통신학회논문지
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• 제29권11A
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• pp.1263-1270
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• 2004

OFDM (Orthogonal Frequency Division Multiplexing) 기반의 무선 랜 모뎀에 사용되는 고속/저전력 64-점 FFT/IFFT 프로세서 코어를 설계하였다. Radix-2/4/8 DIF (Decimation-In-Frequency) FFT 알고리듬을 R2SDF (Radix-2 Single-path Delay Feedback) 구조에 적용하여 설계하였으며, 내부 데이터 흐름 특성에 대한 분석을 토대로 데이터 패스의 불필요한 switching activity를 제거함으로써 전력소모를 최소화하였다. 회로 레벨에서는 내부의 상수 곱셈기와 복소수 곱셈기를 절사형(truncated) 구조로 설계하여 칩 면적과 전력소모가 감소되도록 하였다. Verilog-HDL로 설계된 64점 FFT/IFFT 코어는 0.25-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과, 약 28,100 게이트로 합성되었으며, 추출된 게이트 레벨 netlist와 SDF를 이용한 타이밍 시뮬레이션 결과, 50-MHz＠2.5-V로 안전하게 동작하는 것으로 검증되어 64점 FFT/IFFT 연산에 1.3-${\mu}\textrm{s}$가 소요될 것으로 예상된다. 설계된 코어를 FPGA에 구현하여 다양한 테스트 벡터로 동작시킨 결과 정상 동작함을 확인하였으며, 50-dB 이상의 신호대잡음비(SNR) 성능과 50-MHz＠2.5-V 동작조건에서 약 69.3-mW의 평균 전력모소를 나타내었다.