• 한국전기전자재료학회논문지
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• 제34권4호
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• pp.251-255
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• 2021

a-Si is commonly considered as a primary candidate for the formation of passivation layer in heterojunction (HIT) solar cells. However, there are some problems when using this material such as significant losses due to recombination and parasitic absorption. To reduce these problems, a wide bandgap material is needed. A wide bandgap has a positive influence on effective transmittance, reduction of the parasitic absorption, and prevention of unnecessary epitaxial growth. In this paper, the adoption of a-SiO_x:H as the intrinsic layer was discussed. To increase lifetime and conductivity, oxygen concentration control is crucial because it is correlated with the thickness, bonding defect, interface density (D_it), and band offset. A thick oxygen-rich layer causes the lifetime and the implied open-circuit voltage to drop. Furthermore the thicker the layer gets, the more free hydrogen atoms are etched in thin films, which worsens the passivation quality and the efficiency of solar cells. Previous studies revealed that the lifetime and the implied voltage decreased when the a-SiOx thickness went beyond around 9 nm. In addition to this, oxygen acted as a defect in the intrinsic layer. The D_it increased up to an oxygen rate on the order of 8%. Beyond 8%, the D_it was constant. By controlling the oxygen concentration properly and achieving a thin layer, high-efficiency HIT solar cells can be fabricated.

• 대한전자공학회논문지TC
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• 제41권10호
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• pp.109-117
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• 2004

본 논문에서는 VCDRO, GaAs MESFET, 반사기 등을 이용하여 주파수 체배기 형테로 구성한 K-대역 국부발진기를 설계하고 제작하여 특성을 실험하였다. VCDRO은 위상잡음특성을 개선하기 위하여 저잡음 특성을 가지며 플리커 잡음이 적은 MESFET를 선택하였으며 Q값이 큰 유전체 공진기를 사용하여 선택도를 높였다. 특히, 제안된 주파수 체배기는 반사기와 대역저지필터를 사용함으로써, 일반적인 체배기에 비해 회로의 크기를 줄이고, 고조파 억압특성을 개선했을 뿐만 아니라 더 좋은 변환이득을 얻었다. 제작된 VCDRO의 특성을 측정한 결과, 중심 주파수 12.05 Uh에서 5.8 dRm의 출력 전력과 -37.98 dBc의 고조파 억압, 100 Khz offest 주파수에서 -114 dBc의 위상잡음 특성을 얻을 수 있었으며, 주파수 체배기의 특성을 측정한 결과, 5.8 dBm의 입력신호에 대해 출력 주파수인 24.10 GHz에서 출력 전력은 1.755 dBm이고, 변환이득은 1.482 dB, 고조파 억압은 -33.09 dBc, 100 kHz offset 주파수에서 -98.23dBc의 위상잡음 특성을 얻었다. 주파수 체배 기법을 이용하여 제작된 발진기는 K-대역에서 국부발진기로 이용될 수 있음을 확인하였다.

• 한국통신학회논문지
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• 제19권10호
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• pp.1982-1990
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• 1994

본 논문에서는 PLL(Phase Locked Loop)의 궤환 성질을 이용한 Ku-band ($10.95\sim11.70Hz$)용 위상고정 유전체공진 발진기를 설계 및 제작하였다. 유전체 공진 발진기에 인가되는 바이어스 중 게이트 바이어스의 변화에 대한 중심 주파수의 변화를 이용하여 전압제어 주파수 변화부를 제거하였고 위상 s비교를 위해서는 샘플링 위상 비교기를 이용하였다. 위상고정 유전체 공진 발신기는 X-band 주파수 대역의 유전체 공진 발진기 신호를 샘플링 위상 비교기에 인가하여 VHF대역의 기준 신호에 위상고정 시켜 높은 주파수 안정도를 얻는 것으로 유럽형 FSS(Fixed Satellite Service)를 위한 10.00GHz로 구현하였다. 측정 결과 본 논문의 위상고정 유전체 공진 발진기는 유전체 공진 발진기보다 높은 주파수 안정도를 보였으며, 10.00GHz 에서 출력전력 8.67dBm과 2차 고조파는 -42dBc이하이었고, carrier로 보터 10kHz 벗어난 점에서 -81 dBc/Hz 이하의 위상 잡음을 얻었다.

• 대한전자공학회논문지SD
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• 제43권12호
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• pp.74-80
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• 2006

본 논문에서는 위상 잡음 특성을 향상시킬 수 있는 전류보상 기법을 이용한 새로운 인상고정루프를 제안하였다. 제안된 위상고정루프는 주 전하펌프(MCP; Main Charge Pump)와 보조 전하점프(SCP; Sub Charge Pump)로 명명된 두 개의 전하펌프를 사용한다. 보조 전하펌프는 주 전하펌프 보다 작은 양의 전류를 반대방향으로 루프절터에 공급하여 루프필터의 전압 흔들림을 억제하였다. 이러한 전류보상 기법은 위상고정루프의 위상 잡음을 감소시켰다. 제안된 위상고정루프는 $0.35{\mu}m$ 3.3V CMOS 공정을 이용하여 제작되었다. 1MHz 오프셋에서 측정된 위상 잡음은 -103dBc/Hz로 기존의 위상고정루프에 비해 최소 3dBc/Hz의 위상 잡음 향상을 가져왔다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.769-772
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• 2005

This paper describes a low-voltage and low-power channel selection analog front end with continuous-time low pass filters and highly linear programmable-gain amplifier(PGA). The filters were realized as balanced Gm-C biquadratic filters to achieve a low current consumption. High linearity and a constant wide bandwidth are achieved by using a new transconductance(Gm) cell. The PGA has a voltage gain varying from 0 to 65dB, while maintaining a constant bandwidth. A filter tuning circuit that requires an accurate time base but no external components is presented. With a 1-Vrms differential input and output, the filter achieves -85dB THD and a 78dB signal-to-noise ratio. Both the filter and PGA were implemented in a 0.18um 1P6M n-well CMOS process. They consume 3.2mW from a 1.8V power supply and occupy an area of $0.19mm^2$.

• 센서학회지
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• 제9권3호
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• pp.196-202
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• 2000

본 논문에서는 3축의 가속도를 검출하기 위한 새로운 방식인 브리지조합 검출원리를 제안하고, SOI 구조의 웨이퍼를 이용하여 $200^{\circ}C$ 이상 고온에서 동작이 가능한 압저항형 실리콘 가속도센서를 제작하였다. 제작된 센서의 감도는 x 및 y축이 8mV/V G, z 축이 40mV/V G 이였다. 그리고 출력전압의 비선형성은 1.6%FS, 타축감도는 약 4.6% 이하였다. 이것은 외부 연산회로를 이용하여 3축의 가속도성분을 검출하는 방법에 비해 검출방식은 간단하면서도, 특성은 거의 동일하였다. 또한 SOI 구조를 이용하여 고온에서도 안정한 동작을 하였다. 제작된 가속도센서의 오프셋전압 온도계수와 감도 온도계수는 $27^{\circ}C$에서 각각 $1033ppm^{\circ}C^{-1}$와 $1145ppm^{\circ}C^{-1}$이였다.

• Journal of information and communication convergence engineering
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• 제10권1호
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• pp.85-90
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• 2012

A 40-MS/sec 10-bit pipelined analog to digital converter (ADC) with a 1.2 Vpp differential input signal is proposed. The implemented pipelined ADC consists of eight stages of 1.5 bit/stage, one stage of 2 bit/stage, a digital error correction block, band-gap reference circuit & reference driver, and clock generator. The 1.5 bit/stage consists of a sub-ADC, digital to analog (DAC), and gain stage, and the 2.0 bit/stage consists of only a 2-bit sub-ADC. A bootstrapped switch with a constant resistance is proposed to improve the linearity of the input switch. It reduces the maximum VGS variation of the conventional bootstrapped switch by 67%. The proposed bootstrapped switch is used in the first 1.5 bit/stage instead of a sample-hold amplifier (SHA). This results in the reduction of the hardware and power consumption. It also increases the input bandwidth and dynamic performance. A reference voltage for the ADC is driven by using an on-chip reference driver without an external reference. A digital error correction with a redundancy is also used to compensate for analog noise such as an input offset voltage of a comparator and a gain error of a gain stage. The proposed pipelined ADC is implemented by using a 0.18-${\mu}m$ 1- poly 5-metal CMOS process with a 1.8 V supply. The total area including a power decoupling capacitor and the power consumption are 0.95 $mm^2$ and 51.5 mW, respectively. The signal-to-noise and distortion ratio (SNDR) is 56.15 dB at the Nyquist frequency, resulting in an effective number of bits (ENOB) of 9.03 bits.

• 한국항해항만학회지
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• 제27권5호
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• pp.513-517
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• 2003

본 논문에서는 유전체 공진기를 이용하여 X-band에서 안정된 소스원으로 사용할 수 있는 전압제어 발진기를 구현하였다. 위상 잡음을 개선하기 위하여 저잡음 특성을 가진 MESFET과 높은 선택도를 얻기 위하여 유전체 공진기를 사용하였고, 안정된 전압 가변을 하기 위하여 Q값이 높고 가변 특성이 좋은 바렉터 다이오드를 사용하였다. 구현된 회로는 최적의 성능을 갖도록 회로 시뮬레이터인 ADS를 사용하였다. 제작된 전안제어 유전체 공진 발진기의 특성을 측정한 결과, 중심 주파수 12.05 GHz에서 2.22 dBm 출력 파워와 -30 dBc의 고조파 억압과 중심 주파수 100 KHz offest에서 -130 dBc의 위상잡음 특성을 얻을 수 있었으며, 바렉터 다이오드에 인가되는 전압의 변화에 따른 주파수 변화는 중심주파수에서 $\pm$8.7 MHz를 얻었다. 제작된 VCDRO는 X-band에서 국부 발진기로 이용될 수 있음을 확인하였다.

• 대한전자공학회논문지SD
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• 제46권4호
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• pp.72-78
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• 2009

본 논문에서는 $0.13{\mu}m$ CMOS 공정의 이득(Kvco) 제어 지연 단을 이용한 위상동기루프에 사용되는 저 위상잡음 CMOS 링 전압제어발진기를 설계 및 제작한다. 제안하는 지연 단은 출력 단자를 잇는 MOSFET을 이용한 능동저항으로 전압제어발진기의 이득을 감소시킴으로써 위상잡음을 개선한다. 그리고 캐스코드 전류원, 정귀환 래치와 대칭부하 등을 이용한다. 제안한 전압제어 발진기의 위상잡음 측정결과는 1.9GHz가 동작 할 때, 1MHz 오프셋에서 -119dBc/Hz이다. 또한 전압제어발진기의 이득과 전력소모는 각각 440MHz/V와 9mW이다.

• 한국전자파학회논문지
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• 제15권12호
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• pp.1184-1189
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• 2004

본 논문에서는 직교신호를 발생할 수 있는 새로운 구조의 전압제어 발진기를 설계 제작하였다. 정확한 직교 신호 특성과 낮은 위상잡음 특성을 동시에 얻기 위하여 결합 증폭기의 source단자에 저항 궤환을 이용하여 차동 발진기를 결합시켰다. 발진기는 0.18 um 표준 CMOS 공정을 이용하여 제작하였다. 제작한 발질기의 위상잡음 특성은 -120 dBc/Hz @ 1 MHz 0$\~$1.8 V 전압을 가변하였을 때, 2.34 GHz$\~$2.55 GHz의 210 MHz 주파수 가변을 얻었다. 또한 낮은 IF 주파수 혼합기와 결합하여 측정한 결과 직교신호의 위상 오차는 0.5도, 진폭 오차는 0.2 dB 이하를 보였다. 바이어스 전류는 1.8 V 공급전압에 대해 전압제어발진기의 Core 부분 5 mA를 포함하여 전체적으로는 19 mA를 요구한다.