• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2014.10a
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• pp.569-572
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• 2014

This paper presents a CMOS switched-capacitor interface circuit for MEMS capacitive sensors. It consist of a capacitance to voltage converter(CVC), a second-order ${\Sigma}{\Delta}$ modulator, and a comparator. A bias circuit is also designed to supply constant bias voltages and currents. This circuit employes the correlated-double-sampling(CDS) and chopper-stabilization(CHS) techniques to reduce low-frequency noise and offset. The designed CVC has a sensitivity of 20.53mV/fF and linearity errors less than 0.036%. The duty cycle of the designed ${\Sigma}{\Delta}$ modulator output increases about 5% as the input voltage amplitude increases by 100mV. The designed interface circuit shows linearity errors less than 0.13%, and the current consumption is 0.73mA. The proposed circuit is designed in a 0.35um CMOS process with a supply voltage of 3.3V. The size of the designed chip including PADs is $1117um{\times}983um$.

• Journal of IKEEE
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• v.24 no.4
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• pp.1004-1010
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• 2020

This paper proposes an initial rotor magnetic pole detection method for single-phase permanent magnet synchronous motors. The target motor cannot obtain position information based on the back emf in the low speed and stop state. Therefore, an open loop starting process is required, and in this process, initial rotor position information for low current and soft start is need. The proposed initial rotor magnetic pole detection algorithm considers the effect of asymmetric air- gap and magnetic flux. In addition, the high-frequency voltage signal injection and the offset voltage for accurate detection is used. As a result, the permanent magnet poles are is determined by acquiring the maximum value of the induced current using the virtual dq-axis.

• Journal of Industrial Technology
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• v.21 no.B
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• pp.59-66
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• 2001

In this paper, a novel overmodulation strategy for PWM inverters to extend linearity region is presented. The proposed strategy uses the concept of space-vector PWM(SVPWM) based on the zero sequence signal(offset voltage) injection principle. So, by modifying the pole voltage simply, the linear control of inverter output voltage over the whole overmodulation range can be achieved easily. The proposed strategy is so simple that its practical implementation is easy. The validity of the proposed strategy is confirmed by the experimental results.

• Proceedings of the KIPE Conference
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• 2016.07a
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• pp.495-496
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• 2016

단상 계통연계형 인버터에서 전류센서를 통한 계통측 상전류 측정시 옵셋 오차는 전류센서와 측정 경로상에 위치한 아날로그 소자의 전압 불균형 및 비선형성으로 인하여 발생하게 된다. 옵셋 오차가 존재하지 않는 실제 상전류와 달리, 옵셋 오차를 포함한 측정된 전류로 전류 제어를 수행하게 되면 계통측상전류에 직류, 전원 주파수의 기본파 및 2배 고조파 성분을 야기한다. 이러한 직류 및 맥동 성분은 계통연계형 인버터의 전력전달에 있어서 효율을 저하시키는 원인이 된다. 본 논문에서는 단상 계통연계형 인버터에서 비례공진 전류 제어기를 적용하는 경우, 전류 옵셋 오차의 영향을 분석하고, 이를 저감하기 위한 알고리즘을 제안한다. 제안된 알고리즘의 타당성은 시뮬레이션과 실험을 통해 증명한다.

• Proceedings of the KIPE Conference
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• 2001.12a
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• pp.181-184
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• 2001

In this paper, a novel overmodulation strategy for space-vector PWM(SVPWM) inverters to utilize dc link voltage fully is presented. The proposed strategy uses the concept of SVPWM based on the zero sequence signal(offset voltage) injection principle. So, by modifying the pole voltage simply, the linear control of inverter output voltage over the whole overmodulation range can be achieved easily. The validity of the proposed strategy is confirmed by the experimental results.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.10B
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• pp.1464-1469
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• 2001

본 논문에서는 디지털 하이브리드 위상고정루프(Digital Hybrid Phase-Locked Loop, DHPLL) 주파수 합성기 구조에서 고 순도 스펙트럼과 초고속 스위칭 속도를 위한 설계기술을 제안한다. D/A 변환기 출력으로 전압제어발진기(Voltage Controlled Oscillator, VCO)를 구동하는 개 루프(open-loop) 구성 방식과 기존 위상고정루프(Phase Locked Loop, PLL)의 폐 루프(closed-loop) 구성 방식을 혼합한 하이브리드 구조의 주파수 합성기를 고려하여, 시스템 변수(개 루프 대역과 위상 여유)와 성능 파라미터(정착시간, 위상 잡음, 그리고 최대 오버슈트(Max. overshoot)의 관계를 연구하였다. 그리고 이 관계를 통해 스펙트럼 순도와 스위칭 속도를 향상시키기 위한 최적의 3가지 설계방안을 제시한다. 컴퓨터 시뮬레이션 결과, 주파수 스위칭 과정에서 발생하는 최대 오버슈트가 0.0991%이고 완전 정상상태 도달시간은 0.288msec이다. offset 주파수 10KHz에서 위상 잡음은 -128.15dBc이다.

• Proceedings of the KIPE Conference
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• 2014.11a
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• pp.157-158
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• 2014

단상 계통연계형 인버터에서 전류센서를 통한 상전류 측정시 옵셋 오차는 전류센서와 측정 경로상에 위치한 아날로그 소자의 전압 불균형 및 비선형성으로 인하여 발생하게 된다. 또한 데드타임은 전력용 반도체 스위치를 제어하기 위한 PWM 신호 출력시 필연적으로 발생된다. 본 논문에서는 데드타임으로 인하여 왜곡된 상전류에 포함된 옵셋 오차에 의한 영향을 분석하고 동기좌표계 dq축 전류에 포함된 특정 고조파 성분을 제거하기 위하여 PR 제어기를 사용한 알고리즘이 제안되었다. 데드타임 및 옵셋 오차로 인해 발생된 전류맥동 보상을 위한 기준신호로는 동기좌표계 dq축 전류를 사용하였다. 제안된 알고리즘의 타당성을 시뮬레이션과 실험을 통하여 증명하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.21 no.12
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• pp.3246-3255
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• 1996

A threshold voltage extraction scheme which does not need matched replica of the MOSFET under test is proposed. In contrast to alternative methods, the accuracy of the proposed scheme does not depend on the matching of the test transistors. The proposed scheme has been implemented in a matching-free way using a switched-capacitor subtracting ampliier and a dynmic current mirror. Nonideal effects associated with these circuits, such as non-zero offset voltages and finite gains of op-amps, capcitor mismateches, and charge injection of MOS switches, are investigated and compensated. The circuit has been designed using ISRC 1.5.mu.m CMOS process parameters andfabricated at Inter-University semiconductor Research Center, and its performance has been evaluated.

• Journal of Industrial Technology
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• v.29 no.B
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• pp.101-105
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• 2009

A 1.571GHz LC VCO with optimized spiral inductor for GPS receiver is designed in 130nm CMOS process. The phase noise of the VCO has been reduced the use of high Q inductor and on chip filter. It has phase noise of -91dBc/Hz, -111dBc/Hz, and -131dBc/Hz at 10kHz, 100kHz, and 1MHz offset frequencies from the carrier, respectively. This VCO consumes 2mA from a 0.6V supply.

• Proceedings of the IEEK Conference
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• 2003.07b
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• pp.955-958
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• 2003

본 논문에서는 개방형 파이프라인 구조를 이용한 8비트 500Msamples/s ADC를 제안하였다. 8-비트의 해상도에 적합하면서 전력 소모가 적은 5 단 파이프라인 구조로 설계하였으며, 고속 동작에 적합하게 MUX 스위치에서 선택한 신호를 인터폴레이션하는 개방형 구조를 채택하였다. 전력 소모와 전체 칩 면적을 줄이기 위해서, 각 단에서 필요한 신호의 수를 줄이도록 설계하였다. 설계된 ADC 는 3 개의 신호를 이용하여 구현 함으로서 각 단에서의 증폭기 수틀 줄일 수 있었다. 또한 1.8V 의 낮은 전원 전압에 의한 작은 입력 범위에서 8-비트의 해상도를 만족하기 위해서 Offset Cancellation 기법을 사용하였다. 제안된 ADC 는 0.18μ m 일반 CMOS 공정을 이용하여 설계되었으며 시뮬레이션 결과 500Msamples/s에서 220mW의 전력 소모를 가지며, 1.2Vp-p (Differential) 입력 범위에 대해서 약 48dB의 SNDR을(8-비트의 해상도) 가짐을 확인할 수 있었다.