• ETRI Journal
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• 제30권6호
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• pp.783-789
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• 2008

A bio-inspired vision chip for edge detection was fabricated using 0.35 ${\mu}m$ double-poly four-metal complementary metal-oxide-semiconductor technology. It mimics the edge detection mechanism of a biological retina. This type of vision chip offer several advantages including compact size, high speed, and dense system integration. Low resolution and relatively high power consumption are common limitations of these chips because of their complex circuit structure. We have tried to overcome these problems by rearranging and simplifying their circuits. A vision chip of $160{\times}120$ pixels has been fabricated in $5{\times}5\;mm^2$ silicon die. It shows less than 10 mW of power consumption.

• 전기전자학회논문지
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• 제23권2호
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• pp.403-406
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• 2019

We propose a low-loss on-chip transformer using an auxiliary primary part (APP) for an output matching network for fully integrated CMOS power amplifiers. The APP is designed using a fifth metal layer while the primary and secondary parts are designed using a sixth metal layer with a width smaller than that of the primary and secondary parts of the transformer to minimize the substrate loss and the parasitic capacitance between the primary and secondary parts. By adapting the APP in the on-chip transformer, we obtain an improved maximum available gain value without the need for any additional chip area. The feasibility of the proposed APP structure is successfully verified.

• 전자공학회논문지
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• 제51권11호
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• pp.83-93
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• 2014

최근 수년간 전기적 상호 연결 (electrical interconnect, EI) 기반 네트워크-온-칩 (Network-on-Chip, NoC) 에 대한 연구가 활발히 진행되고 있는 가운데, 궁극적으로 금속 배선은 대역폭, 응답 시간(latency), 전력 소모 등에서 물리적 한계에 직면할 것으로 예상된다. 실리콘 포토닉스(silicon photonics) 기술 발전으로 광학적 상호 연결(optical interconnect, OI)을 결합한 하이브리드 광학 네트워크-온-칩(Hybrid Optical NoC, HONoC)이 이러한 문제를 극복하기 위한 유망한 해결책으로 부각되고 있다. 한편 시스템-온-칩(System-on-Chip, SoC)은 높은 에너지 효율을 위하여 이기종 멀티 코어(Heterogeneous multi-core)로 구성되고 있어서 정형화된 토폴로지 기반 NoC 아키텍처의 확장이 필요하다. 본 논문에서는 타깃 애플리케이션 트래픽 특성을 고려한 에너지 및 응답 시간 최적화 하이브리드 광학 네트워크-온-칩의 토폴로지 설계 기법을 제안한다. 유전자 알고리즘을 이용하여 구현하였고, 실험 결과 평균 전력손실은 13.84%, 평균 응답 시간은 28.14% 각각 감소하였다.

• 대한전자공학회논문지SD
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• 제46권11호
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• pp.56-65
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• 2009

최근 SoC의 집적도가 증가함에 따라 칩 내부의 통신 효율성은 시스템 성능에 직접적인 영향을 미치고 있다. 이에 따라 칩내부의 통신 메커니즘은 과거 shared wire를 이용한 버스 시스템에서 라우터를 기반으로 하는 NoC로 진화하고 있다. 하지만, NoC 내부의 라우터는 컨트롤 로직이 복잡해짐에 따라 신호 전달 과정에서 지연시간을 증가시켜 NoC의 성능을 제한시킨다. 따라서 본 논문에서는 이러한 지연시간을 개선시키기 위하여 낮은 복잡도를 갖는 라우터를 제시한다. 제안한 라우터의 구조 검증 및 성능 평가를 위하여 ESL 기법의 시뮬레이션 플랫폼을 구축하였다. 본 논문에서 제안한 NoC 구조는 기존의 VC 라우터 기반의 NoC에 비해 대역폭은 약 1-2% 정도 감소하였지만, 평균적으로 약 50%의 지연시간이 감소 효과를 보였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2022년도 추계학술대회
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• pp.459-461
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• 2022

Network-on-Chip (NoC) 이 오프칩 네트워크 기반의 기존 병렬처리 시스템과 가장 크게 다른 점은 데이터 패킷 라우팅을 중앙 제어 방식(Centralized control scheme)으로 수행한다는 점이다. 이러한 환경에서 Best-effort 패킷 라우팅 문제는 데이터 패킷이 해당 코어에 도달 및 처리되는 시간을 Cost 로 하는 실시간 최소화 할당 문제(Assignment problem)가 된다. 본 논문에서는 할당 문제의 선형 대수 방정식에 대한 대표적인 연산 복잡도 저감 알고리즘인 헝가리안 알고리즘을 하드웨어 가속기 형태로 구현하였다. TSMC 0.18um 표준 셀라이브러리를 이용하여 논리 합성한 결과 헝가리안 알고리즘의 연산과정을 그대로 구현한 하드웨어 회로보다 Cost 분포에 대한 Case 분석을 통하여 구현한 것이 면적은 약 16%, Propagation delay는 약 52% 감소한 것으로 나타났다.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2009년도 추계학술발표논문집
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• pp.190-193
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• 2009

무선 센서 네트워크에서 가장 중요하고 기본적인 요소는 환경 정보를 수집하고 이를 사용자 응용시스템에 전송하는 무선 센서 노드이다. 무선 센서 노드는 센서로 환경 정보를 수집하고 이를 저장, 가공하여 처리된 데이터를 사용자에게 전송하는 무선 송수신 장치로 기술의 발전에 따라 소형화, 지능화되고 있다. 특히 마이크로컨트롤러, RF 모듈, 메모리 등을 하나의 칩 내부에 모두 통합하는 SoC(System-on-Chip)기술은 센서 노드의 소형화와 제조 단가를 낮추는데 중요한 역할을 한다. 본고에서는 상용 SoC를 사용하여 무선 센서 네트워크를 위한 소형 무선 센서 노드를 설계하였으며 이를 이용한 여러 활용 방안 및 추가적인 고려사항에 대하여 논하였다.

• 대한전자공학회논문지SD
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• 제45권1호
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• pp.20-27
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• 2008

본 논문에서는 비선형 패턴 분류를 위해 FPGA 칩에 신경회로망을 구현하였다. 병렬처리 연산을 위해 순방향 신경회로망이 구현 되었다. 신경망의 학습을 off-line으로 한 다음에 가중치 값들을 저장하여 사용한다. 예로서, AND와 XOR 논리의 패턴 구분이 수행된다. 실험결과를 통해 FPGA에 구현된 신경회로망이 잘 작동하는 것을 검증하였다.

• 한국정보통신학회논문지
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• 제12권6호
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• pp.1128-1133
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• 2008

상황인식(Context-aware)은 인간-컴퓨터 상호작용의 단점을 극복하기 위한 방법으로써 많은 주목을 받고 있다. 본 논문에서는 UoC(Ubiquitous system on Chip)로 구현될 수 있는 상황인식 시스템 구조를 제안한다. 본 논문은 유비쿼터스 컴퓨팅 시스템을 구현하기 위해 CRS(Context Recognition Switch)와 DOS(Dynamic and Optimal Standard)의 개념을 포함한 Pre-processor, HPSP(High Performance Signal Processor), Network Topology Processor의 부분으로 구성된 UoC Architecture를 제안한다. 또한, IEEE 802.15.4 WPAN(Wireless Personal Area Network) Standard에 의해 구현된 UoC를 보여준다. 제안된 상황인식 기반의 UoC Architecture는 주거 환경에서 컨텍스트를 인식하여 사용자를 지원하는 지능형 이동 로봇 등에 적용될 수 있을 것이다.

• 전기학회논문지
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• 제58권10호
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• pp.2059-2063
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• 2009

This paper presents a programmable System-On-a-chip (SoC) for various embedded smart applications that need Neural Network computations. The system is fully implemented into a prototyping platform based on Field Programmable Gate Array (FPGA). The SoC consists of an embedded processor core and a reconfigurable hardware accelerator for neural computations. The performance of the SoC is evaluated using a real image processing application, an optical character recognition (OCR) system.

• 전자공학회논문지
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• 제53권4호
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• pp.68-75
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• 2016

다중 프로세서 시스템-온-칩(Multi-Processor SoC, MPSoC)에서의 코어 및 IP 개수 증가 추세에 따라 병렬처리와 확장성에 유리한 인터커넥션 구조인 네트워크-온-칩(Network-on-Chip, NoC)이 등장하였다. 하지만 기존 IP를 재활용하기 위해서는 버스 프로토콜과 호환가능한 NoC에서의 지연시간을 최적화하기 위한 연구가 필요하다. 본 논문에서는 버스 프로토콜 호환 가능한 NoC 설계 시, 버스 프로토콜에서 특성이 다른 다수의 트랜잭션 단계에서 유발되는 홉 수와 경로 충돌의 대립관계로 인해 지연시간이 증가하는 문제를 주소 및 데이터 네트워크로 분리 설계함으로써 해결하였다. 모의실험으로 벤치마크 어플리케이션과 무작위 생성한 어플리케이션에서의 실험 결과를 통해 Mesh구조와 TopGen의 비정형 토폴로지와 비교했을 때, 평균 지연시간은 19.46% 및 실행시간은 10.55% 감소하였다.