• 전자공학회논문지
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• 제53권8호
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• pp.49-58
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• 2016

어플리케이션 특성에 따라 링크 대역폭 요구량이 다양하게 분포하는 이종 (heterogeneous) 아키텍처 기반 네트워크-온-칩 (Network-on-Chip, NoC) 설계에 있어 링크 지연 시간이 독립적으로 설정될 수 있는 비동기식 프로토콜을 적용할 경우 동기식 설계에 비해 성능 향상의 기회가 확대될 수 있다. 본 논문에서는 비동기식 NoC에서 각 링크의 대역폭 요구량과 도선 길이에 따른 지연 시간 모델을 제시하고 이를 최적화하는 simulated annealing (SA) 기법을 이용한 플로어플랜 기반 토폴로지 생성 알고리즘을 제안하였다. 생성된 토폴로지와 각 링크의 도선 길이를 기반으로 대응하는 도선 지연시간을 계산하고 로직 합성 단계를 거쳐 생성된 gate-level netlist와 표준지연시간 모델을 이용한 시뮬레이션을 통해 성능을 측정하였다. 링크 도선 길이를 고려하지 않은 일반적인 토폴로지 생성 알고리즘인 TopGen과 비교하여, 제안된 알고리즘이 다양한 어플리케이션 실험에서 평균 13.7% 지연 시간 단축 효과 및 처리량 측면 지표인 실행 시간에서 평균 11.8% 감소 효과가 있음을 확인할 수 있었다.

• 대한전자공학회논문지SD
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• 제46권9호
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• pp.25-32
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• 2009

최근 네트워크-온-칩(Network-on-chip)에 대한 연구가 활발히 진행되고 있는 가운데 반도체 칩 복잡도 증가와 고성능에 대한 요구로 인해 기존 구리 기반의 상호연결(Copper-based interconnects)을 사용할 경우 성능, 전력, 대역폭 등에 대한 설계 한계에 곧 직면할 것으로 보인다. 이 문제에 대한 대안으로 전기적인 상호연결(Electrical Interconnects, EIs)과 광학적 상호연결(Optical Interconnects, OIs)을 상호 보완적으로 사용하는 방법이 제안되고 있다. 이러한 연구 방향의 일환으로, 본 논문에서 광학적 상호연결은 지연 시간을 감안하여 임계 경로에, 전기적인 상호연결은 비 임계 경로에 적용하며, 두 상호연결을 혼용하여 사용하기 위한 효율적인 하이브리드 스위치 구조와 라우팅 최적화 방법을 제안한다. 모의실험 결과 제안한 알고리즘과 구조를 적용할 경우 전기적인 상호연결만을 사용 할 경우보다 최대 25%의 속도 향상과 38%의 소비 전력 감소를 나타냈다.

• 센서학회지
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• 제14권6호
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• pp.430-437
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• 2005

In this paper, we proposed a biologically inspired light-adaptive edge detection circuit based on the human retina. A saturating resistive network was suggested for light adaptation and simulated by using HSPICE. The light adaptation mechanism of the edge detection circuit was quantitatively analyzed by using a simple model of the saturating resistive element. A light-adaptive capability of the edge detection circuit was confirmed by using the one-dimensional array of the 128 pixels with various levels of input light intensity. Experimental data of the saturating resistive element was compared with the simulated results. The entire capability of the edge detection circuit, implemented with the saturating resistive network, was investigated through the two-dimensional array of the $64{\times}64$ pixels

• 센서학회지
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• 제28권5호
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• pp.284-288
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• 2019

A calibration-free analog neuron circuit is proposed as a viable alternative to the power hungry digital neuron in implementing a deep neural network. The conventional analog neuron requires calibrations because a voltage-mode link is used between the soma and the synapse, which results in significant uncertainty in terms of current mapping. In this work, a current-mode link is used to establish a robust link between the soma and the synapse against the variations in the process and interconnection impedances. The increased hardware owing to the adoption of the current-mode link is estimated to be manageable because the number of neurons in each layer of the neural network is typically bounded. To demonstrate the utility of the proposed analog neuron, a simple neural network with $4{\times}7{\times}3$ architecture has been designed for classifying iris flowers. The chip is now under fabrication in 0.35 mm CMOS technology. Thus, the proposed true current-mode analog neuron can be a practical option in realizing power-efficient neural networks for edge computing.

• 마이크로전자및패키징학회지
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• 제22권3호
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• pp.9-17
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• 2015

After its inception in 1994, the Journal of the Microelectronics and Packaging Society has continued to make significant strides in the number and quality of publications within its field. The interest in the microelectronics and packaging research has become more critical as consumer electronic products continue its increasing trend towards thinner and lighter devices that tests the boundaries of electronic devices. This study utilizes social network analysis of all published literature in the Journal for the past 22 years. Using the keywords and abstracts available within each individual article, the publications within the Journal has focused on major topics covering (1) flip chip, (2) reliability, (3) Cu, (4) IMC (intermetallic compounds), and (5) thin film. Using the social network relationship between keywords within articles, flip chip was closely associated with reliability, BGA (ball grid array), contact resistance, electromigration in many of the published research works within the Journal. From the centrality analysis, it was found that flip chip, reliability, Cu, thin film, IMC, and RF (radio frequency) to have a high degree of centrality suggesting these key areas of research have relatively high connectivity with other research topics within the Journal and is central to many of the research fields within the micro-electronics and packaging area. The cohesiveness analysis showed research clustering of five major cohesive sub-groups and was mapped to better understand the major area of research within this field. Research within the field of micro-electronics and packaging converges many disciplines of science and engineering. The continued evolution within this field requires an understanding of the rapidly changing industry environment and the consumer needs.

• 한국정보통신학회논문지
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• 제26권3호
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• pp.355-366
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• 2022

본 논문은 프로그램 가능한 구조를 사용하여 재구성이 가능하고 저 전력 초소형의 장점을 모두 제공하는 인공지능 가속기를 위한 마이크로코드 기반 뉴럴 네트워크 가속기 컨트롤러를 제안한다. 대상 가속기가 다양한 뉴럴 네트워크 모델을 지원하도록 마이크로코드 컴파일러를 통해 뉴럴 네트워크 모델을 마이크로코드로 변환하여 가속기의 메모리 접근과 모든 연산기를 제어할 수 있다. 200MHz의 System Clock을 기준으로 설계하였으며, YOLOv2-Tiny CNN model을 구동하도록 컨트롤러를 구현하였다. 객체 감지를 위한 VOC 2012 dataset 추론용 컨트롤러를 구현할 경우 137.9ms/image, mask 착용 여부 감지를 위한 mask detection dataset 추론용으로 구현할 경우 99.5ms/image의 detection speed를 달성하였다. 제안된 컨트롤러를 탑재한 가속기를 실리콘칩으로 구현할 때 게이트 카운트는 618,388이며, 이는 CPU core로서 RISC-V (U5-MC2)를 탑재할 경우 대비 약 65.5% 감소한 칩 면적을 제공한다.

• 전기학회논문지
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• 제65권12호
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• pp.2061-2068
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• 2016

A Bloom filter is a space-efficient data structure popularly applied in many network algorithms. This paper proposes a vectored Bloom filter to provide a high-speed Internet protocol (IP) address lookup. While each hash index for a Bloom filter indicates one bit, which is used to identify the membership of the input, each index of the proposed vectored Bloom filter indicates a vector which is used to represent the membership and the output port for the input. Hence the proposed Bloom filter can complete the IP address lookup without accessing an off-chip hash table for most cases. Simulation results show that with a reasonable sized Bloom filter that can be stored using an on-chip memory, an IP address lookup can be performed with less than 0.0003 off-chip accesses on average in our proposed architecture.

• 한국정보과학회논문지:시스템및이론
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• 제33권8호
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• pp.554-561
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• 2006

최근, SoC 설계연구가 활발히 진행되고 있으며, 하나의 시스템에 보다 많은 수의 IP가 포함되고 있다. 많은 IP 간의 효율적인 통신과 재사용율을 높이기 위해 다양한 프로토콜과 버스 구조들이 연구되고 있다. 기존의 공유 버스 구조의 문제점을 해결하기 위해 제안된 SNP(SoC Network Protocol) 와 SNA(SoC Network Architecture)는 각각 peer-to-peer 방식의 프로토콜과 버스 구조이다. 한편 AMBA AHB 는 대규모 SoC 시스템에 다소 부적절한 구조를 가짐에도 불구하고 산업 표준으로 자리매김 해왔다. 따라서 기존의 많은 IP들이 AMBA 인터페이스를 가지고 있으나 SNP 와는 프로토콜과 완벽하게 호환되지 않는 문제점을 가지고 있다. 기존의 IP 들의 인터페이스를 SNP 로 바꾸기 전까지는 새로 제안된 버스 구조에서도 AMBA AHB 와의 호환성을 완전히 배제할 수가 없다. 본 논문에서는 기존의 SNP 가 확장된 XSNP(extended SNP) 스펙과 SNA 기반 시스템에서 이를 지원하는 SNA 컴포넌트를 제안한다. AMBA AHB 와 SNP 사이의 프로토콜 변환을 지원하기 위해서 기존 SNP 의 페이즈를 1 비트 확장하여 새로운 8 개의 페이즈를 추가하였다. 따라서 AMBA 호환 가능한 IP 는 SNP 를 통해 성능 감쇠 없이 AHB-to-XSNP 변환기를 통해 통신할 수 있다. 또한 이러한 확장 방법은 AMBA AHB 뿐 아니라 SNP 와 다른 버스 프로토콜 사이의 신호 변환에도 이용하여 SNP 의 유연성과 성능을 향상시킬 수 있다. 제안된 구조의 검증 / 평가를 위해 다양한 시뮬레이션을 수행하였으며, AMBA AHB 와의 호환성에 있어 문제가 없다는 것을 검증하였다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2003년도 ISIS 2003
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• pp.595-598
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• 2003

A new classifier is constructed by using a generalized regression neural network (GRNN) in conjunction with a random generator (RC). The RG played a role of generating a number of sets of random spreads given a range for gaussian functions in the pattern layer, The range experimentally varied from 0.4 to 1.4. The DNA sequences consisted 4 types of promoters. The performance of classifier is examined in terms of total classification sensitivity (TCS), and individual classification sensitivity (ICS). for comparisons, another GRNN classifier was constructed and optimized in conventional way. Compared GRNN, the RG-GRNN demonstrated much improved TCS along with better ICS on average.

• 대한전기학회논문지:시스템및제어부문D
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• 제53권12호
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• pp.804-810
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• 2004

There are two important things for the general purpose neural network processor. The first is a capability to build various structures of neural network, and the second is to be able to support suitable learning method for that neural network. Some way to process various learning algorithms is required for on-chip learning, because the more neural network types are to be handled, the more learning methods need to be built into. In this paper, an improved hardware structure is proposed to compute various kinds of learning algorithms flexibly. The hardware structure is based on the existing modular neural network structure. It doesn't need to add a new circuit or a new program for the learning process. It is shown that rearrangements of the existing processing elements can produce several neural network learning modules. The performance and utilization of this module are analyzed by comparing with other neural network chips.