• JSTS:Journal of Semiconductor Technology and Science
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• 제13권3호
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• pp.252-258
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• 2013

In this paper, a thermally stable nickel silicide technology using the co-sputtering of nickel and titanium atoms capped with TiN layer is proposed for nano-scale metal oxide semiconductor field effect transistor (MOSFET) applications. The effects of the incorporation of titanium ingredient in the co-sputtered Ni layer are characterized as a function of Ti sputtering power. The difference between the one-step rapid thermal process (RTP) and two-step RTP for the silicidation process has also been studied. It is shown that a certain proportion of titanium incorporation with two-step RTP has the best thermal stability for this structure.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권4호
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• pp.240-248
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• 2009

Moore's law has driven silicon technology scale down aggressively, and it results in significant increase of leakage current on nano-meter scale CMOS. Especially, in mobile devices, leakage current has been one of designers' main concerns, and thus many studies have introduced low power methodologies. However, there are few studies to minimize implementation cost in the mixed use of the methodologies to the best of our knowledge. In this paper, we introduce industrial applications of low power design methodologies for the decrease of leakage current. We focus on the design cost reduction of power gating and reverse body bias when used together. Also, we present voltage scale as an alternative to reverse body bias. To sustain gate leakage current, we discuss the adoption of high-$\kappa$ metal gate, which cuts gate leakage current by a factor of 10 in 32 nm CMOS technology. A 45 nm mobile SoC is shown as the case study of the mixed use of low power methodologies.

• Transactions on Electrical and Electronic Materials
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• 제10권2호
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• pp.35-39
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• 2009

A novel Helmholtz coil inductively coupled plasma(H-ICP) etcher is proposed and characterized for deep nano-scale CMOS technology. Various hardware tests are performed while varying key parameters such as distance between the top and bottom coils, the distance between the chamber ceiling and the wafer, and the chamber height in order to determine the optimal design of the chamber and optimal process conditions. The uniformity was significantly improved by applying the optimum conditions. The plasma density obtained with the H-ICP source was about $5{\times}10^{11}/cm^3$, and the electron temperature was about 2-3 eV. The etching selectivity for the poly-silicon gate versus the ultra-thin gate oxide was 482:1 at 10 sccm of $HeO_2$. The proposed H-ICP was successfully applied to form multiple 60-nm poly-silicon gate layers.

• 한국전기전자재료학회논문지
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• 제18권11호
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• pp.1001-1006
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• 2005

A new fabrication method is proposed to form the stacked polysilicon gate by nitridation in $N_2$ atmosphere using conventional LP-CVD system. Two step stacked layers with an amorphous layer on top of a polycrystalline layer as well as three step stacked layers with polycrystalline films were fabricated using the proposed method. SIMS profile showed that the proposed method would successfully create the nitrogen-rich layers between the stacked polysilicon layers, thus resulting in effective retardation of dopant diffusion. It was observed that the dopants in stacked films were piled-up at the interface. TEM image also showed clear distinction of stacked layers, their plane grain size and grain mismatch at interface layers. Therefore, the number of stacked polysilicon layers with different crystalline structures, interface position and crystal phase can be easily controlled to improve the device performance and reliability without any negative effects in nano-scale CMOSFETs.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제43회 하계 정기 학술대회 초록집
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• pp.376-376
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• 2012

Semiconductor nanowires (NWs) are future building block for nano-scale devices. Especially, Ge NWs are fascinated material due to the high electrical conductivity with high carrier mobility. It is strong candidate material for post-CMOS technology. However, thermal stability of Ge NWs are poor than conventional semiconductor material such as Si. Especially, when it reduced size as small as nano-scale it will be melted around CMOS process temperature due to the melting point depression. Recently, Graphene have been intensively interested since it has high carrier mobility with single atomic thickness. In addition, it is chemically very stable due to the $sp^2$ hybridization. Graphene films shows good protecting layer for oxidation resistance and corrosion resistance of metal surface using its chemical properties. Recently, we successfully demonstrated CVD growth of monolayer graphene using Ge catalyst. Using our growth method, we synthesized Ge/graphene core/shell (Ge@G) NW and conducted it for highly thermal stability required devices. We confirm the existence of graphene shell and morphology of NWs using SEM, TEM and Raman spectra. SEM and TEM images clearly show very thin graphene shell. We annealed NWs in vacuum at high temperature. Our results indicated that surface melting phenomena of Ge NWs due to the high surface energy from curvature of NWs start around $550^{\circ}C$ which is $270^{\circ}C$ lower than bulk melting point. When we increases annealing temperature, tip of Ge NWs start to make sphere shape in order to reduce its surface energy. On the contrary, Ge@G NWs prevent surface melting of Ge NWs and no Ge spheres generated. Furthermore, we fabricated filed emission devices using pure Ge NWs and Ge@G NWs. Compare with pure Ge NWs, graphene protected Ge NWs show enhancement of reliability. This growth approach serves a thermal stability enhancement of semiconductor NWs.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.135-135
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• 2011

최근, 아이팟, 아이패드, 스마트폰 등의 휴대정보 기기의 수요가 급격히 증가하면서, 고집적성(테라비트급), 초소형, 초고속성, 고신뢰성을 확보할 수 있는 나노스케일(nano-scale)의 비휘발성 메모리(Non-volatile Memory; NVM) 소자 개발에 많은 연구가 집중되고 있다. 현재, 기존 CMOS 반도체 공정과 호환성이 우수하면서 고집적성의 특성이 가능한 전하트랩 플래시(Chrage Trap Flash : CTF) 메모리 소자가 차세대 비휘발성 메모리로써 각광 받고 있다. 하지만, 이러한 CTF 소자가 32 nm 이하로 스케일 다운이 되면서, ONO 층의 크기와 두께가 상당히 작고 얇아짐에 따라, 메모리 트랩수가 상당히 줄어들기 때문에 프로그램/소거 상태를 인지하는 메모리 윈도우의 마진을 확보하는데 어려움이 있다. 본 논문에서는 500 nm 크기를 갖는 폴리스티렌 비드(bead)를 이용한 나노 리소그래피 공정으로 질화막 표면에 roughness를 주어, 질화막과 블로킹 산화막의 경계면에 메모리 트랩의 표면적이 증가시켜, 메모리 윈도우 증가와 프로그램 속도를 개선을 구현하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.607-610
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• 2005

In this paper, Ni Germanosilicide using Ni-Ta/Co/TiN is proposed to improve thermal stability. The sheet resistance of Ni Germanosilicide utilizing pure Ni increased dramatically after the post-silicidation annealing at $600^{\circ}C$ for 30min. However, using the proposed Ni-Ta/Co/TiN structure, low temperature silicidation and wide range of RTP process window were achieved.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2005년도 하계학술대회 논문집 Vol.6
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• pp.31-32
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• 2005

Ge 농도가 30%인 SiGe 위에 Ni-Pd 합금을 이용한 새로운 Ni-Germanosilicide의 방법을 제안하여 열안정성 향상에 대해 연구하였다. 새롭게 제안한 Ni-Pd 합금을 이용하여 3 가지 구조 (Ni-Pd, Ni-Pd/TiN, Ni-Pd/Co/TiN) 중 Cobalt 다층구조를 사용한 구조 (Ni-Pd/Co/TiN)가 면저항이 가장 낮고 안정한 silicide 특성을 갖는 것을 나타냈으며, 고온열처리 $700^{\circ}C$, 30분에서도 낮고 안정한 면저항 특성을 유지시켜 열안정성을 개선하였다.

• 한국항행학회논문지
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• 제20권6호
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• pp.631-637
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• 2016

CMOS (complementary metal-oxide-semiconductor)의 소형화에 대한 한계를 극복할 수 있는 대체 기술 중 하나인 양자 셀룰라 오토마타 (QCA; quantum cellular automata)는 나노 단위의 셀들로 이루어져 있고, 전력의 소모량이 매우 적은 것이 특징이다. QCA를 이용한 다양한 회로들이 연구되고 있고, 그 중에서 XOR (exclusive-OR)게이트는 오류 검사 및 복구에 유용하게 사용되고 있다. 기존의 XOR 논리 게이트는 확장성이 부족하고, 클럭 구간의 수가 많이 소요되며, 실제 구현에 어려움이 있는 경우가 많다. 이러한 단점을 극복하기 위해 클럭 구간의 수를 단축한 다수결 게이트를 이용한 XOR 논리 게이트를 제안한다. 제안한 회로는 기존의 XOR 논리 게이트들과 비교 분석하고 그 성능을 검증한다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.317-318
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• 2012

현재의 반도체 산업에서 Hafnium oxide와 Hafnium silicates같은 high-k 물질은 CMOS gate와 DRAM capacitor dielectrics로 사용하기 위한 대표적인 물질에 속한다. MOSFET (metal oxide semiconductor field effect transistor)구조에서 gate length는 16 nm 이하로 계속 미세화가 연구 중이고, 또한 gate는 기존구조에서 Multi-gate구조로 다변화가 일어나고 있다. 이를 통해 게이트 절연막은 그 구조와 활용범위가 다양해지게 될 것이다. 동시에 leakage current와 dielectric break-down을 감소시키는 연구가 중요해지고 있다. 그러나 나노 영역에서의 기계적 특성에 대한 연구는 전무한 상태이다. 따라서 복잡한 회로 공정, 다양한 Multi-gate 구조, 신뢰도의 향상을 위해서는 유전박막 물질자체와 계면에서의 물리적, 기계적인 특징의 측정이 상당히 중요해지고 있다. 이에 본 연구는 Nano-indenter의 통해 경도(Hardness)와 탄성계수(Elastic modulus) 등의 측정을 통하여 시료 표면의 나노영역에서의 기계적 특성을 연구하고자 하였다. $HfO_2$게이트 절연막은 rf magnetron sputter를 이용해 Si (silicon) (100)기판위에 박막형태로 증착하였고, 이후 furnace에서 질소분위기로 온도(400, 450, $500^{\circ}C$)를 달리하여 20분 열처리를 하였다. 또한 Weibull distribution을 이용해 박막의 characteristic value를 계산하였으며, 실험결과 열처리 온도가 $400^{\circ}C$에서 $500^{\circ}C$로 증가함에 따라 경도와 탄성계수는 7.4 GPa에서 10.65 GPa으로 120.25 GPa에서 137.95 GPa으로 각각 증가하였다. 이는 재료적 측면으로 재료의 구조적 우수성이 증가된 것으로 판단된다.