• 전기전자학회논문지
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• 제19권3호
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• pp.378-384
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• 2015

기존의 HEVC 코어 역변환기에서는 동일한 시간에 동일한 수의 화소를 처리하기 위해서 $2n{\times}2n$ 역변환기에 여분의 $n{\times}n$ 역변환기를 추가하여 한 개의 $2n{\times}2n$ 역변환기 또는 두 개의 $n{\times}n$ 역변환기로 동작하게 하였으나 여분의 $n{\times}n$ 역변환기 때문에 하드웨어 크기가 증가하는 단점이 있다. 이러한 문제점을 해결하기 위해 곱셈기를 재사용하여 여분의 $4{\times}4$ 역변환기를 없앤 새로운 $8{\times}8$ HEVC 코어 역변환기 구조가 제안되었으며, 본 논문에서는 이를 확장한 $16{\times}16$ HEVC 코어 역변환기 구조를 제안한다. 제안하는 $16{\times}16$ HEVC 역변환기는 $4{\times}4$ 역변환, $8{\times}8$ 코어 역 변환, $16{\times}16$ 코어 역변환에서 프레임 처리 시간이 모두 동일하며, 여분의 역변환기를 사용하는 아키텍쳐에 비해 게이트 수를 13% 줄일 수 있다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제16권8호
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• pp.2816-2830
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• 2022

Number Theoretic Transform (NTT) is a method to design efficient multiplier for large integer multiplication, which is widely used in cryptography and scientific computation. On top of that, it has also received wide attention from the research community to design efficient hardware architecture for large size RSA, fully homomorphic encryption, and lattice-based cryptography. Existing NTT hardware architecture reported in the literature are mainly designed based on radix-2 NTT, due to its small area consumption. However, NTT with larger radix (e.g., radix-4) may achieve faster speed performance in the expense of larger hardware resources. In this paper, we present the performance evaluation on NTT architecture in terms of hardware resource consumption and the latency, based on the proposed radix-2 and radix-4 technique. Our experimental results show that the 16-point radix-4 architecture is 2× faster than radix-2 architecture in expense of approximately 4× additional hardware. The proposed architecture can be extended to support the large integer multiplication in cryptography applications (e.g., RSA). The experimental results show that the proposed 3072-bit multiplier outperformed the best 3k-multiplier from Chen et al. [16] by 3.06%, but it also costs about 40% more LUTs and 77.8% more DSPs resources.

• Kyungpook Mathematical Journal
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• 제49권4호
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• pp.631-646
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• 2009

In the present investigation, we introduce new classes of p-valent meromorphic functions defined by Liu-Srivastava linear operator and the multiplier transform and study their properties by using certain first order differential subordination and superordination.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권1호
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• pp.101-109
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• 2017

This paper presents a high-throughput low-complexity 512-point eight-parallel mixed-radix multipath delay feedback (MDF) fast Fourier transform (FFT) processor architecture for orthogonal frequency division multiplexing (OFDM) applications. To decrease the number of twiddle factor (TF) multiplications, a mixed-radix $2^4/2^3$ FFT algorithm is adopted. Moreover, a dual-path shared canonical signed digit (CSD) complex constant multiplier using a multi-layer scheme is proposed for reducing the hardware complexity of the TF multiplication. The proposed FFT processor is implemented using TSMC 90-nm CMOS technology. The synthesis results demonstrate that the proposed FFT processor can lead to a 16% reduction in hardware complexity and higher throughput compared to conventional architectures.

• East Asian mathematical journal
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• 제16권2호
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• pp.225-231
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• 2000

The purpose of the present paper is to introduce a new class $\mathcal{P}_{n,p}(\alpha)$ of analytic functions defined by a multiplier transformation and to investigate some properties for the class $\mathcal{P}_{n,p}(\alpha)$.Furthermore, we consider an integral of functions belonging to the class $\mathcal{P}_{n,p}(\alpha)$.

• Kyungpook Mathematical Journal
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• 제46권1호
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• pp.97-109
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• 2006

In this paper, the authors introduce new classes of p-valent functions defined by Dziok-Srivastava linear operator and the multiplier transformation and study their properties by using certain first order differential subordination and superordination. Also certain inclusion relations are established and an integral transform is discussed.

• 한국항행학회논문지
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• 제7권2호
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• pp.141-148
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• 2003

본 논문에서는 미상 디지털 통신 신호의 심볼율을 검출하기 위한 기술들을 소개하고 그 성능을 비교해 본다. 심볼율은 delay and multiplier, square law 또는 Hilbert 변환을 이용한 방법 등의 회로를 통과한 신호의 전력스펙트럼 밀도에서 검출해 낼 수 있다. 이러한 회로들을 통과한 신호를 이산 푸리에 변환(discrete Fourier Transform) 한 결과에서 많은 스펙트럼 라인과 복수개의 피크(peak)가 검출되고 그 중 첫 번째 피크가 심볼율을 나타내는 주파수에 위치하게 된다. 만약 해당 심볼율이 아닌 다른 주파수상의 스펙트럼 라인의 값이 첫 번째 피크보다 크다면 심볼율은 잘못 검출될 것이다. 그러므로 첫 번째 피크의 값과 가장 큰 주변 스펙트럼 라인의 값의 비를 이용하여 심볼율 검출기의 성능을 비교하였다. MPSK 변조 방식에서는 -20dB 이하의 Es/N0에서는 delay and multiplier가 가장 우수한 성능을 보였고 -20dB 이상의 Es/N0에서는 Hilbert 변환 방식이 더 좋은 성능을 나타내었다. 또한 QAM 변조 방식에서 delay and multiplier 회로는 낮은 Es/N0에서는 심볼율을 검출할 수 없으며 square law 방식은 MPSK 변조 방식에서 보다 우수한 성능을 나타내었다.

• 한국정보통신학회논문지
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• 제18권1호
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• pp.78-83
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• 2014

본 논문에서는 연산 시간이 긴 곱셈기 패스를 낮은 주파수에서 동작하는 저면적의 HEVC(High Efficiency Video Coding)용 다중 모드 일차원 변환 블록을 구현하는 효율적인 방법을 제시하였다. 제시한 방법은 전체 면적을 줄이기 위하여 일반적인 변수와 변수를 입력으로 받는 곱셈기 대신 행렬의 계수 특성을 이용한 상수와 변수를 입력으로 받는 상수 곱셈기를 사용하였다. 상수 곱셈기 사용으로 인하여 전체적인 처리량을 증가시켰으며 늘어난 처리량으로 인해 남는 동작 사이클을 이용하여 연산시간이 많이 걸리는 곱셈기 부분에 멀티 사이클 패스를 구성하여 곱셈기의 동작 주파수를 낮게 하면서 전체 연산량은 유지시켰다. TSMC 0.18um CMOS 공정 라이브러리를 이용하여 실제 하드웨어를 구현한 결과 4k($3840{\times}2160$) 영상을 기준으로 최소 동작 주파수는 186MHz이고 최대 동작 주파수는 300MHz이다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.362-364
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• 2001

This paper presents the establishment of the wavelet transform domain sign algorithm and performance analysis by using wavelet filter such as multiplier-free QMF which don't require multiple computation.

• 전기전자학회논문지
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• 제17권4호
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• pp.570-578
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• 2013

본 논문에서는 곱셈기를 재사용하는 $8{\times}8$ HEVC 코어 역변환기 아키텍쳐를 제안한다. HEVC 코어 변환에서는 하위 크기 블록 전체와 상위 크기 블록의 짝수 부분이 동일하기 때문에 $8{\times}8$ 코어 변환기 하나로 $8{\times}8$ 및 $4{\times}4$ 코어 변환을 모두 수행할 수 있다. 그러나 $8{\times}8$ 코어 변환이 8 화소를 동시에 처리하는데 반하여 $4{\times}4$ 코어 변환은 4 화소만 동시에 처리하기 때문에 하나의 $8{\times}8$ 코어 변환기로 $4{\times}4$ 및 $8{\times}8$ 코어 변환을 모두 처리하게 되면 $4{\times}4$ 코어 변환에서 프레임을 처리하는데 필요한 시간이 $8{\times}8$ 코어 변환의 2배가 된다. 본 논문에서는 이러한 문제점을 해결하기 위해서 곱셈기를 재사용하여 $8{\times}8$ 코어 역변환기 하나를 두 개의 $4{\times}4$ 코어 역변환기로도 동작시킬 수 있는 새로운 코어 역변환기 아키텍쳐를 제안한다. 제안하는 $8{\times}8$ 코어 역변환기는 프레임 처리 시간이 $8{\times}8$ 코어 역변환과 $4{\times}4$ 코어 역변환에서 모두 동일하며, 기존에 제안된 아키텍쳐에 비해 게이트 수를 12% 줄일 수 있다.