• 전자공학회논문지C
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• 제35C권3호
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• pp.69-78
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• 1998

This paper presented a method of extracting algorithm for Edge Multiple-Valued Decision Diagrams(EMVDD), a new data structure, from Binary Decision Diagram(BDD) which is resently using in constructing the digital logic systems based on the graph theory. We discussed the function minimization method of the n-variables multiple-valued functions and showed that the algorithm had the regularity with module by which the same blocks were made concerning about the schematic property of the proposed algorithm. We showed the EMVDD of Full Adder by module construction and verified the proposed algorithm by examples. The proposed method has the visible, schematical and regular properties.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2002년도 추계학술대회 및 정기총회
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• pp.502-505
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• 2002

본 논문은 다치(MVL:Multiple Valued Logic) 신경망의 BP(Backpropagation) 학습 알고리즘을 이용하여 패턴 인식에 이용하는 방법을 제안한다. MVL 신경망을 이용하여 패턴 인식에 이용함으로서, 네트워크에 필요한 시간 및 기억 공간을 최소화할 수 있고 환경 변화에 적응할 수 있는 가능성을 제시하였다. MVL 신경망은 다치 논리 함수를 기반으로 신경망을 구성하였으며, 입력은 리터럴 함수로 변환시키고, 출력은 MIN과 MAX 연산을 사용하여 구하였고, 학습을 하기 위해 다치 논리식의 편 미분을 사용하였다.

• 대한전자공학회논문지
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• 제23권3호
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• pp.295-308
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• 1986

This paper presents a method of constructing multiple-valued logic functions based on Galois field. The proposed algorithm assigns all elements in GF(2**m) to bit codes that are easily converted binary. We have constructed an adder and a multiplier using a multiplexer after bit code operation (addition, multiplication) that is performed among elements on GF(2**m) obtained from the algorithm. In constructing a generalized multiple-valued logic functions, states are first minimized with a state-transition diagram, and then the circuits using PLA widely used in VLSI design for single and multiple input-output are realized.

• 한국통신학회논문지
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• 제17권6호
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• pp.589-594
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• 1992

본 논문에서는 Lukasiewicz가 제시한 M-AND, M-OR, 보07연산을 기본으로 하는 다치(MultipleValued)논리 함수의 간단화 방법을 제 시 하였다. 먼저 간단화를 행하기 위해서는 Cube를 나열하는 방법에 의해서 그 결과가 틀리기 때문에 가장 효과적인 인접항을 찾는 방법은 간단화에서 무엇보다도 중요하다. 이 방법에 의하여 진리표에 주어진 2변수 다치논리함수를 분해하고 이함수로부터 적항수의 개수를 비교하였다 본 논문의 방법에 의하면 기존방법[3]에 비해 동일한 함수를 실현시키는데 소자수 및 코스트가 상당히 감소됨 이 밝혀졌다.

• 전자공학회논문지B
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• 제32B권6호
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• pp.868-875
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• 1995

This paper presents a method of constructing the multiple-valued combinational logic systems(MVCLS) by decision diagram. The switching function truth table of MVCLS is transformed into canonical normal form of sum-of-products(SOP) with literals at first. Next, the canonical normal form of SOP is transfered into multiple-valued logic decision diagram(MVLDD). The selecting of variable ordering is very important in this stage. The MVLDDs are quite different from each other according to the variable ordering. Sometimes the inadequate variable ordering produces a very large size of MVLDD means the large size of circuit implementation. An algorithm for generating the proper variable ordering produce minimal MVLDD and an example shows the verity of the algorithm. The circuits are realized with T-gate acceording to the minimal MVLDD.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 A
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• pp.275-278
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• 2003

This paper presents a full-adder using current-mode multiple valued logic CMOS circuits. This paper compares propagation delay, power consumption, and PDP(Power Delay Product) compared with conventional circuit. This circuit is designed with a samsung 0.35um n-well 2-poly 3-metal CMOS technology. Designed circuits are simulated and verified by HSPICE. Proposed full-adder has 2.25 ns of propagation delay and 0.21 mW of power consumption.

• 전자공학회논문지C
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• 제34C권12호
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• pp.43-53
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• 1997

In this paper, the optimal synthesis algorithm of multiple-valued logic circuits using universal logic modules (ULM) U$_{f}$ based on 3-variable ternary reed-muller expansions is presented. We check the degree of each varable for the coefficients of reed-muller expansions and determine the order of optimal control input variables that minimize the number of ULM U$_{f}$ modules. The order of optimal control input variables is utilized the realization of multiple-valued logic circuits to be constructed by ULM U$_{f}$ modules based on reed-muller expansions using the circuit cost matrix. This algorithm is performed only unit time in order to search for the optimal control input variables. Also, this algorithm is able to be programmed by computer and the run time on programming is O(p$^{n}$ ).

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 1999년도 추계종합학술대회
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• pp.278-281
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• 1999

본 논문에서는 많은 함수를 용이하게 해석하고 테스트할 수 있는 결정도(Decision diagram)에 의한 다치순차논리회로(Multiple valued squential circuit)를 구현하였다 우선, 다치순차 회로의 기억소사는 D F/F를 이용하였으며 전류모드에 의한 결정도 순차 논리 회로를 구현한다 이 회로의 동자특성은 PSPICE 시뮬레이션을 통하여 확인하였다. 본 논문에서 제시한 전류모드 CMOS의 결정도 다치순차회로는 회선 경로 선택의 규칙성, 간단성, 여러함수를 쉽게 해석하고 테스트 할 수 있는 등등의 이점을 가지므로 VLSI화 실현에 적합할 것으로 생각된다.

• 대한전자공학회논문지
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• 제23권4호
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• pp.460-465
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• 1986

In this paper, a method for constructing of the sequential multiple-valued logic circuits over Galois field GF(px) is proposed. First, we derive the Talyor series over Galois field and the unique matrices which accords with the number of the element over the finite field, and we constdruct sequential multiple-valued logic circuits using these matrices. Computational procedure for traditional polynomial expansion can be reduced by using this method. Also, single and multi-input circuits can be easily implemented.

• 한국통신학회논문지
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• 제12권6호
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• pp.580-598
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• 1987

本 論文은 Galois Field를 利用하여 順序多値論理回路를 實現하는 하나의 방법을 제시하였다. 먼저 Taylor급수를 有限體上에서 成立하는 多項式에 對應하도록 전개시켜 多値組合論理回路의 固有行列을 산출하고 이 行列을 근거로 順序多値論理回路를 設計하였다. 本 論文은 組合回路를 構成하는 基本 개념을 順序論理回路에도 적용될 수 있도록 擴張한 것이다. 本 論文에서는 우선 組合論理回路의 構成理論을 擴張하여 單一入力 單一出力인 경우의 順序多値論理函數構成理論을 提示한 후 이를 擴張하여 單一入力 多出力인 경우의 順序多置論理函數構成理論을 提示하였다. 또한 이를 더욱 擴張하여 單一變數는 물론 多變數 多出力인 경우까지 提示하였다. 이때 多出力인 경우는 回路가 상호 獨立的이므로 Partition 개념에 의하여 처리하였다. 이 방법에 依하여 順序多値論理回路를 設計하면 종래의 多項式전개에 必要한 방대한 계산과정을 줄일 수 있었다. 또한 行列연산에 의하여 계산하므로 아무리 복잡한 論理函數라 하더라도 Computer Program처리가 가능하였다.