• 대한원격탐사학회:학술대회논문집
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• 대한원격탐사학회 2003년도 Proceedings of ACRS 2003 ISRS
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• pp.825-827
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• 2003

Multi-Spectral Camera(MSC) is a payload on the KOMPSAT-2 satellite to perform the earth remote sensing. The instrument images the earth using a push-broom motion with a swath width of 15 km and a ground sample distance (GSD) of 1 m over the entire field of view (FOV) at altitude 685 Km. The instrument is designed to have an on-orbit operation duty cycle of 20% over the mission lifetime of 3 years with the functions of programmable gain/ offset and on-board image data compression/storage. The MSC instrument has one(1) channel for panchromatic imaging and four(4) channel for multi-spectral imaging covering the spectral range from 450nm to 900nm using TDI CCD Focal Plane Array (FPA). In this paper, the architecture and function of MSC hardware including electrical interface and the operation concept which have been established based on the mission requirements are described. And the design and the preparation of MSC system operation are analyzed and discussed.

• 한국조경학회지
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• 제45권2호
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• pp.11-22
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• 2017

저탄소 도시 실현의 대안으로써 저탄소경관을 창출하기 위해서는 다중 스케일 차원에서 디자인 요소들의 동태성을 이해해야 하며, 탄소 저장효과를 정량적으로 평가할 수 있어야 한다. 본 연구의 목적은 시스템 다이내믹스를 활용하여 인공지반 교목의 탄소저장량 변화를 장기적인 측면에서 시뮬레이션하고 평가하는 것이다. 연구의 과정은 인과지도를 통해 다중 스케일 측면에서 탄소순환의 동태성을 분석하고, 강남구청 본관 옥상공원의 탄소저장량에 대하여 2008년, 2018년, 2028년, 2038년의 변화를 시뮬레이션하였다. 연구의 결과는 다음과 같다. 첫째, 인공지반 교목과 도시 탄소순환 탄소저장량의 관계에 대한 인과지도 분석결과, 다중 스케일간의 관계성이 확인되었다. 둘째, 시뮬레이션 모델의 주요변수는 '바이오매스', '탄소저장량', '고사유기물', '탄소흡수량'이 선정되어 모델에 활용되었으며, 적합도는 $R^2=0.725$(p<0.05)로 유의한 것으로 나타났다. 셋째, 시뮬레이션 모델 결과, 인공지반 교목의 탄소저장량은 시간의 흐름에 따라 수종의 순위가 다양하게 변하였다. 이에 따라 본 연구에서는 홍단풍, 소나무, 자작나무와 같은 수종을 강남구청 본관 옥상공원의 탄소저장량 향상을 위한 수종으로 제안하였다. 이러한 연구 결과는 저탄소경관 계획 시 식재계획의 기준안 또는 수종 선택에 기여할 수 있을 것이다.

• 전자공학회논문지C
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• 제34C권11호
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• pp.1-11
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• 1997

The transient current components of the dRAM are analyzed and the sensing current, data path operation current and DC leakage current are revealed to be the major curretn components. It is expected that the supply voltage of less than 1.5V with low VT MOS witll be used in multi-giga bit dRAM. A low voltage dual VT self-timed CMOS logic in which the subthreshold leakage current path is blocked by a large high-VT MOS is proposed. An active signal at each node of the nature speeds up the signal propagation and enables the synchronous DRAM to adopt a fast pipelining scheme. The sensing current can be reduced by adopting 8 bit prefetch scheme with 1.2V VDD. Although the total cycle time for the sequential 8 bit read is the same as that of the 3.3V conventional DRAM, the sensing current is loered to 0.7mA or less than 2.3% of the current of 3.3V conventional DRAM. 4 stage pipeline scheme is used to rduce the power consumption in the 4 giga bit DRAM data path of which length and RC delay amount to 3 cm and 23.3ns, respectively. A simple wave pipeline scheme is used in the data path where 4 sequential data pulses of 5 ns width are concurrently transferred. With the reduction of the supply voltage from 3.3V to 1.2V, the operation current is lowered from 22mA to 2.5mA while the operation speed is enhanced more than 4 times with 6 ns cycle time.

• 농촌계획
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• 제18권3호
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• pp.149-164
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• 2012

The purpose of the present study is to construct a rural development strategy from the nexus between spatial changes in specialized crops and suitable cultivation area of the crops. This paper pays particular attention to identify product life cycle of specialized crops in rural areas and estimate the impact of climate change on alterations in spatial distribution of the crops. In order to do so, first of all, this study applies multi-level model (Random coefficient model) to estimate the regional coefficient of five orchard crops. It utilizes the data 1995 to 2010 Korea Agricultural Census. Futhermore, it also adopts overlay analysis by ArcGIS to identify the development path of the crops and the relationship with climate change. Based on the results, it suggests a mechanism activating regional agriculture. The findings propose re-searching and relocating specialized regions of the crops. Especially, it proves each rural area can drive the new agricultural strategy to strengthen regional agriculture by estimating the relationship between development of specialized crops and suitable cultivation areas. For instance, shifting specialized crops in particular regions and enriching genetic or species varieties can be primary measures and it will contribute to improve the reliable base for income sources in the rural communities. This paper also offers specific policy implications regarding rural development plans in response to crops' life cycle and climate changes.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권3호
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• pp.359-366
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• 2016

Today's multi-core technology rapidly increases with more and more Intellectual Property cores on a single chip. Network-on-Chip (NoC) is an emerging communication network design for SoC. For efficient on-chip communication, routing algorithms plays an important role. This paper proposes a novel multicast routing technique entitled as Docket NoC (Dt-NoC), which eliminates the need of routing tables for faster communication. This technique reduces the latency and computing power of NoC. This work uses a CURVE restriction based algorithm to restrict few CURVES during the communication between source and destination and it prevents the network from deadlock and livelock. Performance evaluation is done by utilizing cycle accurate RTL simulator and by Cadence TSMC 18 nm technology. Experimental results show that the Dt-NoC architecture consumes power approximately 33.75% 27.65% and 24.85% less than Baseline XY, EnA, OEnA architectures respectively. Dt-NoC performs good as compared to other routing algorithms such as baseline XY, EnA, OEnA distributed architecture in terms of latency, power and throughput.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.885-888
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• 2005

In this study, we designed an ARM9 compatible RISC microprocessor using VHDL. The microprocessor was designed to support Harvard architecture with separate instruction cache and data cache. The state machine was optimized for multi-cycle instructions. In addition, a data forwarding mechanism was adopted to reduce the stall cycles due to data hazards. Assembly programs were up-loaded into a ROM block for system-level simulation. Proper operation of the designed microprocessor was confirmed by investigating the contents of the internal registers as well as the RAM block. Futhermore, the simulation results clearly indicated that the operation speed of the processor designed in this study is enhanced by reducing the execution cycles required for multiplication related instructions.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권1호
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• pp.10-17
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• 2012

This paper presents a clock regenerator using two $2^{nd}$ order ${\sum}-{\Delta}$ (sigma-delta) modulators for wide range of dividing ratio as defined in HDMI standard. The proposed circuit adopts a fractional-N frequency synthesis architecture for PLL-based clock regeneration. By converting the integer and decimal part of the N and CTS values in HDMI format and processing separately at two different ${\sum}-{\Delta}$ modulators, the proposed circuit covers a very wide range of the dividing ratio as HDMI standard. The circuit is fabricated using 0.18 ${\mu}m$ CMOS and shows 13 mW power consumption with an on-chip loop filter implementation.

• 대한전자공학회논문지SD
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• 제40권4호
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• pp.85-94
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• 2003

비동기 설계 기법은 시스템 클럭을 사용하지 않고, 동작이 필요한 모듈만 활성화시켜 전력 및 성능면에서 동기식 설계 기법에 비해 높은 성능을 갖는다. 본 논문은 임베디드 컨트롤러인 Intel 80csl과 완전한 명령어 호환성을 갖고, 비동기식 파이프라인 구조로 최적화된 A8051 아키텍쳐를 제안한다. 다양한 어드레싱 모드와 명령어를 제공하는 CISC 명령어 수행 스킴은 동기식 파이프라인 구조에 적합하지 않고 많은 오버헤드를 유발한다. 본 논문에서는 명령어 실행 사이클을 비동기식 파이프라인 수행에 적합하도록 명령어별로 그룹화하고, 동기화 및 다중 실행 사이클로 인한 오버헤드로 발생된 버블을 제거함으로서 최적화하였다. 또한 적합한 분기 처리 기법 및 가변적인 명령어 길이의 처리 방법을 제시함으로서 명령어 수행시 필요한 상태 수를 최소화하고, 명령어 수행의 병렬성을 증가시켰다. 제안된 A8051 아키텍쳐는 Verilog HDL로 설계하여 0.,35㎛ CMOS 공정 표준 셀 라이브러리로 합성하였다. 실험 결과로 A8051은 36㎒ 클럭을 사용하는 인텔 80C51과 다른 비동기 80C51에 비해 약 24배의 성능 향상을 얻었다.

• 한국통신학회논문지
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• 제29권5A호
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• pp.554-565
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• 2004

본 논문에서는 단일 클락 사이클과 다중 클락 사이클에 수행되는 여러 가산기를 구현하고 area와 time을 비교한다. 가산기의 크기를 64, 128, 256-비트로 다양화 시키면서, 특히 하이브리드 구조의 가산기는 소그룹을 4, 8, 16-비트로 나누어서 group / ungroup으로 합성을 하여 비교하였다. 제안된 가산기들은 Verilog-HDL을 이용하여 하향식 설계 방법으로 구현되었다. Cadence의 Verilog-XL.을 이용하여 설계된 가산기와 behavioral model을 이용한 가산기의 출력이 일치하는지를 비교하여 검증하였다. 검증된 모델은 삼성 0.35um 3.3(V) CMOS standard cell 라이브러리를 이용하여 합성되었으며, 최악 조건 2.7(V), 85($^{\circ}C$)에서 동작하였다. 스마트 카드 IC의 Crypto-Processor에 사용할 수 있는 최적화된 가산기는 64-비트를 기준으로 할 때, group으로 합성된 16-비트 캐리 예측 가산기를 기반으로 하는 리플 캐리 가산기(RCA_CLA)이다. 이 가산기는 198(MHz)의 속도로 동작하며, 게이트 수는 nand2 게이트 기준으로 약 967개이다.

• 정보보호학회논문지
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• 제24권1호
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• pp.51-58
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• 2014

스트림 암호 방식에서 사용되는 난수 발생기는 선형 궤환 쉬프트 레지스터(Linear feedback shift register, LFSR) 구조를 주로 사용한다. Leap-ahead LFSR 구조는 기존 다중 LFSR 구조와 같이 한 사이클에 다중 비트의 난수를 발생시킨다. 단지 하나의 LFSR로 구성되기 때문에 하드웨어적으로 간단하다는 장점을 갖지만, 때때로 생성되는 난수열의 최대 주기가 급격히 감소한다. 본 논문은 이러한 문제를 해결하기 위해 세그멘티드 Leap-ahead LFSR 구조를 제안한다. 수학적인 분석을 이용하여 제안된 구조를 검증하였다. 또한 제안된 구조를 Xilinx Vertex5 FPGA를 이용하여 회로 합성후 동작 속도와 회로 크기를 기존 구조와 비교하였다. 제안된 구조는 기존 Leap-ahead LFSR 구조에 비해 최대 2.5배까지 최대 주기를 향상시킨다.