• 한국전자거래학회지
• /
• 제14권4호
• /
• pp.119-131
• /
• 2009

최근 전자상거래 환경에서 실시간 트랜잭션 처리가 필요한 환경들이 많아지고 있다. 이동 통신, 금융시장 환경에서 빠른 실시간 트랜잭션 처리 지원을 위한 메인메모리 데이터베이스에 대한 연구와 구축이 많아졌다. 빠른 트랜잭션 지원을 위한 인덱싱 기법에 대한 연구로는 최근 마이크로 프로세서의 구조와 기능을 이용하여 캐시미스 수를 줄이거나 캐시 미스 발생시에 데이터 접근 지연시간을 줄이기 위한 방법들에 대한 연구가 수행되고 있다. 본 논문은 최근 마이크로 프로세서에서 지원하고 있는 프리패치 기법을 이용하여 캐시 미스 시에 데이터 접근 지연시간을 줄이는 트리인덱스 프리패치 기법을 제안한다. 또한 프리패치 기법에 효과적인 pCST-트리 인덱스 구조를 제안하고 실험을 통해 제안한 트리의 우수성을 제시한다.

• 전자통신동향분석
• /
• 제39권5호
• /
• pp.98-107
• /
• 2024

Applications such as artificial intelligence continue to grow in complexity and scale. Thus, the demand for scalable computing is increasing for achieving faster data processing and improved efficiency. This requirement has led to the development of memory-centric computing and high-speed fabric interconnection technologies. Memory-centric computing reduces the latency and enhances the system performance by shifting the focus from the central processing unit to the memory, whereas high-speed fabric interconnects enable efficient data transfer across various computing resources. Technologies such as Gen-Z, OpenCAPI, and CCIX have been integrated into the CXL (Compute Express Link) standard since 2019 to improve communication and cache coherence. Ethernet-based interconnects such as RoCE, InfiniBand, and OmniXtend also play a crucial role in providing high-speed data transfer and low latency. We explore the latest trends and prospects of these technologies, highlighting their benefits and applications.

• 전기전자학회논문지
• /
• 제25권3호
• /
• pp.479-484
• /
• 2021

본 논문은 SIMT구조의 GPGPU에서 적은 core수로 고성능을 달성하기 위한 구조를 제안하고 설계하였다. 모바일기기에 적용하기 위한 GPGPU는 소모전력대비 성능을 높이기 위한 구조가 필수적이다. 소모전력을 줄이기 위해서 core수가 줄어든 대신 성능을 높이기 위해 thread를 관리하기 위한 warp scheduler의 size를 4로 하여 일반적인 GPGPU의 32 보다 크게 줄였다. Warp size를 적게 되면 pipeline의 idle cycle수를 줄일 수 있고 cache 메모리 접근시 miss penalty를 줄이기 위한 memory latency 적용이 효율적이다. 설계된 GPGPU는 부동소수점 연산을 포함하는 테스트 프로그램으로 연산 성능을 측정하고 28nm CMOS공정으로 소비전력을 측정하여 전력당 성능지수로 104.5GFlops/Watt를 얻었다. 본 논문의 결과는 Nvidia의 Tegra K1과 비교하였을 때 약 4배 우수한 전력당 성능지수를 보였다.

• 한국정보과학회논문지:시스템및이론
• /
• 제28권9호
• /
• pp.442-460
• /
• 2001

주문형 비디오 시스템에서 초기 대기시간과 메모리요구량의 최소화는 중요하다. 초기대기시간의 최소화는 빠른 응답시간의 서비스를 제공할 수 있게 하고 메모리 요구량의 최소화는 동일한 메로리량으로 더 많은 동시 사용자 용청을 서비스할수 있게 한다. 주문형 비디오 시스템에서는 사용자 요청에서 할달되는 버퍼 크기가 증가함에 따라 초기대기시간과 메모리 요구량이 증가하므로 사용자 요청에 할당되는 버퍼의 크키를 최소화해야한다. 그러나 기존의 정적 버퍼 할당 기법은 시스템이 완전 부하된 상태에 있다는 가정하에서 버퍼 크기를 결정하여 시스템이 불안정 부하인 경우에는 사용자 요청에서 필요 이상으로 큰 버퍼를 할당한다. 본 논문에서는 시스템의 완전 부하 상태 뿐만 아니라 불와전 부하 상태에서도 사용자 요청에게 최소 크기의 버퍼를 할당하는 동적 버퍼 할당 기법을 제안한다. 동적 버퍼 할당기법은 서비스 중인 사용자 요청 수와 이들 요청들을 서비스하는 동안에 도착하는 사용자 요청수에 기반하여 버퍼크기를 동적으로 결정한다. 또한 분석과 시뮬레이션을 통하여 동적 버퍼 할당 기법이 초기대기시간과 지원 가능한 동시 사용자 요청수에 있어서 정적 버퍼 할당 기법에 비해 크게 우수함을 보인다. 시뮬레이션 결과, 동적 버퍼 할당 기법이 정적 버퍼 할당 기법에 비해 평균 초기대기시간을 29%~65%줄이고, 다수의 디스크들로 구성된 시스템에서는 서비스한 평균 동시 사용자 요청수를 48%~67% 증가시킨것으로 나타났다. 이와같은 결과는 동적 버퍼 할당 기법이 주문형 비디오 시스템의성능과 용량을 크게 향상시킴을 보여주는것이다.

• 대한임베디드공학회논문지
• /
• 제13권5호
• /
• pp.261-268
• /
• 2018

Phase Change Memory(PCM) with low power consumption and high integration attracts attention as a next generation nonvolatile memory replacing DRAM. However, there is a problem that PCM has long latency and high energy consumption due to the writing operation. The PCM & DRAM hybrid memory structure is a fruitful structure that can overcome the disadvantages of such PCM. However, the page replacement algorithm is important, because these structures use two memory of different characteristics. The purpose of this document is to effectively manage pages that can be referenced in memory, taking into account the characteristics of DRAM and PCM. In order to manage these pages, this paper proposes an page replacement algorithm based on frequently accessed and recently paged. According to our simulation, the proposed algorithm for the DRAM&PCM hybrid can reduce the energy-delay product by around 10%, compared with Clock-DWF and CLOCK-HM.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
• /
• pp.1209-1212
• /
• 2003

In this paper, we propose a SDRAM Controller. The SDRAM is often used a mainstream memory as embedded system memory due to its short latency, burst access and pipeline features. The proposed Controller provides essential functions for SDRAM initialization, read/write accesses, memory refresh and Burst access. Furthermore, the proposed controller is implemented in the form of SOFT IP. Therefore, it reduces the designer's effort greatly.

• 동의생리병리학회지
• /
• 제16권5호
• /
• pp.976-988
• /
• 2002

The aim of this study was to examine the memory and attention enhancement effect of YMG-1 and YMG-2, which are modified herbal extracts from Yukmijihwang-tang (YMJ). YMJ, composing six herbal medicine, has been used for restoring the normal functions of the body to consolidate the constitution, nourishing and invigorating the kidney functions for hundreds years in Asian countries. A series of studies reported that YMJ and its components enhance memory retention, protects neuronal cell from reactive oxygen attack and boost immune activities. Recently the microarray analysis suggested that YMG-1 protects neurodegeneration through modulating various neuron specific genes. A total of 55 subjects were divided into three groups according to the treatment of YMG-1 (n=20), YMG-2 (n=20) and control (C; n=15) groups. Before treatments, all of subjects were subjected to the assessments on neuropsychological tests of K-WAIS test, Rey-Kim memory test, and psychophysiological test of Event-Related Potential (ERP) during auditory oddball task and repeated word recognition task. They were repeatedly assessed with the same methods after drug treatment for 6 weeks. Although no significant effect of drug was found in Rey-Kim memory test, a significant interaction (P = .010, P < 0.05) between YMG-2 and C groups was identified in the scores digit span and block design, which are the subscales of K-WAIS. The very similar but marginal interaction (P = .064) between YMG-1 and C groups was found too. In ERP analysis, only YMG-1 group showed decreasing tendency of P300 latency during oddball task while the others tended to increase, and it caused significant interaction between session and group (p= .004). This result implies the enhancement of cognitive function in due to consideration of relationship between P300 latency and the speed of information processing. However, no evidence which could demonstrate the significant drug effect was found in neither amplitude or latency. These results come together suggest that YMG-1, 2 may enhance the attention, resulting in enhancement of memory processing. For elucidating detailed mechanism of YMG on learning and memory, the further studies are necessary.

• 한국식품영양과학회지
• /
• 제42권8호
• /
• pp.1190-1196
• /
• 2013

연구에서는 백삼이나 홍삼의 기억력 개선 효과 연구를 기초로 흑삼의 기억력 개선효과 여부를 판단하고자 scopolamine으로 유도된 시험동물에게 7주간 시료 물질(백삼, WG; 홍삼, RG; 흑삼, BG) 추출액을 투여한 후, 행동학적인 평가 및 뇌 조직 내 malondialdehyde 농도, ChAT 활성 변화를 비교 분석하여 기억력 및 학습능력 손상에 대한 개선효과를 알아보고자 하였다. 수동회피시험에서 BG군과 RG군의 latency time이 scopolamine 투여한 PC군(positive control)에 비해서 유의적으로 길어지는 결과를 나타냈다. 수중미로시험에서도 BG군과 RG군의 scopolamine에 의한 기억 손상이 유의적으로 개선되어 NC군의 escape latency 수준 정도로 낮아짐을 확인할 수 있었다. 또한 probe test에서도 BG군과 RG군에서 장기 기억력 손상이 유의적으로 개선됨이 확인되었다. BG군과 RG군의 뇌조직 ChAT 효소 활성은 PC군에 비해 각각 42%, 71% 수준의 유의성 있는 활성증가를 보였다. 지질 과산화도 malondialdehyde 측정 결과에서 PC군 대비 RG군과 BG군에서 각각 37%, 33% 수준의 유의성 있는 감소를 보였다. 이상의 결과를 요약하면 시험물질 가운데 흑삼의 반복 경구투여는 scopolamine으로 유도된 흰쥐에서 기억력 감퇴를 개선하는 데 가장 효과적인 것으로 사료된다.

• 대한임베디드공학회논문지
• /
• 제14권2호
• /
• pp.63-69
• /
• 2019

Recently, ultra-low latency flash storage devices such as Z-SSD and Optane SSD were introduced with the significant technological improvement in the storage devices which provide much faster response time than today's other NVMe SSDs. With such ultra-low latency, $10{\mu}s$, storage devices the cost of context switch could be an overhead during interrupt-driven I/O completion process. As an interrupt-driven I/O completion process could bring an interrupt handling overhead, polling or hybrid-polling for the I/O completion is known to perform better. In this paper, we analyze tail latency problem in a polling process caused by process scheduling in data center environment where multiple applications run simultaneously under one system and we introduce our adaptive polling selection technique which dynamically selects efficient processing method between two techniques according to the system's conditions.

• ETRI Journal
• /
• 제39권3호
• /
• pp.428-436
• /
• 2017

State-of-the-art processors require increasingly complicated memory services for high performance and low power consumption. In particular, they request transfers within a burst in a wrap-around order to minimize the miss penalty of a cache. However, synchronous dynamic random access memories (SDRAMs) do not always generate transfers in the wrap-round order required by the processors. Thus, a memory subsystem rearranges the SDRAM transfers in the wrap-around order, but the rearrangement process may increase memory latency and waste the bandwidth of on-chip interconnects. In this paper, we present a memory subsystem that is effective for the wrapping bursts of a cache. The proposed memory subsystem makes SDRAMs generate transfers in an intermediate order, where the transfers are rearranged in the wrap-around order with minimal penalties. Then, the transfers are delivered with priority, depending on the program locality in space. Experimental results showed that the proposed memory subsystem minimizes the memory performance loss resulting from wrapping bursts and, thus, improves program execution time.