• Smart Structures and Systems
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• 제14권4호
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• pp.541-558
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• 2014

This paper proposes a new design of shape memory alloy (SMA) wire actuated gripper for open mode operation. SMA can generate smooth muscle movements during actuation which make them potentially good contenders in designing grippers. The principle of the shape memory alloy gripper is to convert the linear displacement of the SMA wire actuator into the angular displacement of the gripping jaw. Steady state analysis is performed to design the wire diameter of the bias spring for a known SMA wire. The gripper is designed to open about an angle of $22.5^{\circ}$ when actuated using pulsating electric current from a constant current source. The safe operating power range of the gripper is determined and verified theoretically. Experimental evaluation for the uncontrolled gripper showed a rotation of $19.97^{\circ}$. Forced cooling techniques were employed to speed up the cooling process. The gripper is simple and robust in design (single movable jaw), easy to fabricate, low cost, and exhibits wide handling capabilities like longer object handling time and handling wide sizes of objects with minimum utilization of power since power is required only to grasp and release operations.

• 정보와 통신
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• 제25권12호
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• pp.10-18
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• 2008

In this paper, we present a low-power design of H.264 codec based on dedicated hardware and software solution on EMP(ETRI Multi-core platform). The dedicated hardware scheme has reducing computation using motion estimation skip and reducing memory access for motion estimation. The design reduces data transfer load to 66% compared to conventional method. The gate count of H.264 encoder and the performance is about 455k and 43Mhz@30fps with D1(720x480) for H.264 encoder. The software solution is with ASIP(Application Specific Instruction Processor) that it is SIMD(Single Instruction Multiple Data), Dual Issue VLIW(Very Long Instruction Word) core, specified register file for SIMD, internal memory and data memory access for memory controller, 6 step pipeline, and 32 bits bus width. Performance and gate count is 400MHz@30fps with CIF(Common Intermediated format) and about 100k per core for H.264 decoder.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -3
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• pp.1571-1574
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• 2002

This paper describes a circuit and its operations of a programmable digital on-chip terminator designed with CMOS circuits which are used in high speed I/O interface. The on-chip terminator matches external reference resistor with the accuracy of ${\pm}$ 4.1％ over process, voltage and temperature variation. The digital impedance codes are generated in programmable impedance controller (PIC), and the codes are sent to terminator transistor arrays at input pads serially to reduce the number of signal lines. The transistor array is thermometer-coded to reduce impedance glitches during code update and it is segmented to two different blocks of thermometer-coded transistor arrays to reduce the number of transistors. The terminator impedance is periodically updated during hold time to minimize inter-symbol interferences.

• 한국정보과학회논문지:시스템및이론
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• 제32권2호
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• pp.55-67
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• 2005

시스템 수준 설계에서 계산 부분과 통신 부분의 분리는 프로세서의 선택이나 기능 블록의 프로세서에 대한 할당 결과에 관계없이 설계자로 하여금 독립적인 통신 구조의 설계 공간 탐색을 가능하게 해준다. 본 논문은 버스 기반의 온 칩 통신 구조와 메모리 할당의 최적화를 위한 2단계 설계 공간 탐색 방법을 제안한다. 제안된 설계 공간 탐색 방법은 정적 성능 예측 방법을 사용하여 통신 구조에 대한 방대한 설계 공간을 빠르고 효과적으로 줄인다. 이렇게 축소된 통신 구조들의 설계 공간에 대해서는 정확한 성능 예측을 위하여 프로세서들의 메모리 트레이스론 이용한 트레이스 기반 시뮬레이션을 적용한다. 프로세서들의 동시적인 접근에 의한 버스의 충돌은 프로세서간 공유 메모리뿐 아니라 프로세서의 로컬 메모리에서도 기인하므로 메모리 할당 또한 중요하게 다루어져야 하는 부분이다. 제안된 설계 공간 탐색 방법의 효율성은 4-채널 DVR과 OFDM DVB-T용 수신기 내부의 이퀄라이저 부분을 이용하여 검증하였다.

• 한국디자인학회:학술대회논문집
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• 한국디자인학회 2003년도 봄 학술발표대회논문집
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• pp.16-17
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• 2003

• Journal of Computing Science and Engineering
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• 제9권2호
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• pp.51-72
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• 2015

Time predictability is crucial in hard real-time and safety-critical systems. Cache memories, while useful for improving the average-case memory performance, are not time predictable, especially when they are shared in multicore processors. To achieve time predictability while minimizing the impact on performance, this paper explores several time-predictable scratch-pad memory (SPM) based architectures for multicore processors. To support these architectures, we propose the dynamic memory objects allocation based partition, the static allocation based partition, and the static allocation based priority L2 SPM strategy to retain the characteristic of time predictability while attempting to maximize the performance and energy efficiency. The SPM based multicore architectural design and the related allocation methods thus form a comprehensive solution to hard real-time multicore based computing. Our experimental results indicate the strengths and weaknesses of each proposed architecture and the allocation method, which offers interesting on-chip memory design options to enable multicore platforms for hard real-time systems.

• 한국통신학회논문지
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• 제21권11호
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• pp.2850-2861
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• 1996

This paper describes the design of AATM switch LIS of shared buffer type with linked-list architecture to control memory access. The proposed switch LSI consists of the buffer memory, controller and FIFO memory blocks and two special circuits to avoid the cell blocking. One of the special circuit is a new address control scheme with linked-list architecture which maintains the address of buffer memory serially ordered from write address to read address. All of the address is linked as chain is operated like a FIFO. The other is slip-flag register it will be hold the address chain when readaddress missed the reading of data. The circuits control the buffer memory efficiently and reduce the cell loss rate. As a result the designed chip operates at 33ns and occupied on 2.7*2.8mm$^{2}$ using 0.8.mu.m CMOS technology.

• 대한임베디드공학회논문지
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• 제11권4호
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• pp.201-208
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• 2016

Non-volatile counter is a counter that maintains the value without external power supply. It has been used for the applications related to warranty issues to count and record certain events such as power cycles, operating time, hard resets, and timeouts. It has been conventionally implemented with volatile memory-based counter and battery backup or non-volatile memory such as EEPROM. Both of them have a lifetime issue due to the limited lifetime of the battery and the endurance of the non-volatile memory cells, which incurs significant redundancy in design. In this paper, we introduce a hybrid architecture of volatile (SRAM) and non-volatile memory (EEPROM) cells to achieve required lifetime of the non-volatile counter with smaller cost. We conduct a design space exploration of the proposed hybrid architecture with the parameters of various kinds of non-volatile memories. The analysis result shows that the proposed hybrid non-volatile counter can extend the lifetime up to 6 times compared to the battery-backup volatile memory-based implementation.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제11권6호
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• pp.477-487
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• 2005

내장형 컴퓨터의 규모가 커지고 기능이 복잡해짐에 따라 동적 메모리 할당 기법은 전체 시스템의 성능을 좌우하는 중요한 요인으로 등장하였다. 본 논문의 목적은 내장형 시스템에서 동적 메모리 할당 기법을 사용할 때 하드웨어, 소프트웨어 구성에 따른 성능을 측정하는데 있다. 기존의 연구가 운영체제를 탑재하지 않은 단일 스레드의 단일 메모리 주소 공간을 갖는 시스템을 대상으로 한 반면 본 논문은 실제 환경과 같이 리눅스 운영체제를 탑재한 내장형 시스템을 사용한다 이러한 시스템 기반에서 소프트웨어의 각 계층과 하드웨어 설계 인자의 변화에 따른 동적 메모리 할당의 수행시간을 실험적으로 분석하였다. 본 논문의 정량적인 성능분석 결과는 시스템 설계자에게 유용한 데이터를 제공함으로써 보다 효율적인 고성능 저전력 내장형 시스템의 구현을 가능하게 할 것이다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제8권1호
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• pp.36-45
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• 2002

본 논문에서는 실제 플래시 메모리와 동일한 특성을 갖는 플래시 메모리 시뮬레이터를 설계 및 구현한 내용을 설명한다. 본 시뮬레이터는 생산 방식, 전체 용량, 블록 크기, 페이지 크기 등 플레시 메모리의 특성을 변화시키면서 실험할 수 있을 뿐만 아니라 정확한 수행 시간과 인자 검증 기능을 제공함으로써, 운영체제 입장에서는 실제 플래시 메모리 장치를 사용하는 효과를 얻을 수 있다. 또한, 내부 루틴의 수행 시간 로깅 기능을 제공함으로써 플래시 메모리 관리 소프트웨어의 병목 지점을 판단할 수 있도록 하였다. 마지막으로, Linux 운영체제 환경에 구현된 시뮬레이터와 실제 플래시 메모리를 장착한 테스트 보드에서 응용 프로그램의 성능 측정 결과를 비교함으로써 본 시뮬레이터가 실제 플래시 메모리 장치 대용으로 사용할 수 있음을 보였다.