• 전기학회논문지
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• 제62권12호
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• pp.1700-1705
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• 2013

A second harmonic millimeter wave oscillator utilizing sub-harmonic injection-synchronization is presented. A 8.7GHz oscillator with MES-FET is designed, and is driven as a harmonic output oscillator at 17.4GHz by means of sub-harmonic injection-synchronization. The oscillator operates as a multiplier as well as a oscillator in this scheme. Adopting this method, a high sable, high frequency millimeter wave source is obtainable even though self-oscillating frequency of an oscillator is relatively low. The range of injection-synchronization is about 26MHz, and is proportional to the input sub-harmonic power. The spectrum analysis of the 2nd harmonic output frequency shows remarkably decreased the phase noise level.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2001년도 하계 학술대회 논문집(KISPS SUMMER CONFERENCE 2001
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• pp.93-96
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• 2001

본 논문에서는 고속 저전력 곱셈기에 적합한 CPA(Carry Propagation Adder)부분의 ENMODL (Enhanced NORA MODL) 설계방식을 제안한다. ENMODL 설계방식은 반복성이 많은 CLA(Carry-Look-ahead Adder) 가산기와 같은 회로에서 많은 면적을 줄일 수 있고 동작 속도를 빠르게 할 수 있다. 따라서 본 논문에서는 저전력 고속 곱셈기에 적합한 CPA 부분을 ENMODL CLA 가산기로 설계했고 현대 0.6$\mu\textrm{m}$ 2-poly 3-metal 공정파라미터를 이용하여 HSPICE로 시뮬레이션 하여 회로의 성능을 확인하였다. 또한, CADENCE tool을 이용하여 16비트 곱셈기에 적합한 ENMODL CLA를 레이아웃 하여 칩 제작 중에 있다.

• ETRI Journal
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• 제32권1호
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• pp.1-10
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• 2010

In this paper, we present a fast Fourier transform (FFT) processor with four parallel data paths for multiband orthogonal frequency-division multiplexing ultra-wideband systems. The proposed 128-point FFT processor employs both a modified radix-$2^4$ algorithm and a radix-$2^3$ algorithm to significantly reduce the numbers of complex constant multipliers and complex booth multipliers. It also employs substructure-sharing multiplication units instead of constant multipliers to efficiently conduct multiplication operations with only addition and shift operations. The proposed FFT processor is implemented and tested using 0.18 ${\mu}m$ CMOS technology with a supply voltage of 1.8 V. The hardware- efficient 128-point FFT processor with four data streams can support a data processing rate of up to 1 Gsample/s while consuming 112 mW. The implementation results show that the proposed 128-point mixed-radix FFT architecture significantly reduces the hardware cost and power consumption in comparison to existing 128-point FFT architectures.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.13-14
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• 2006

In this paper, an efficient butterfly structure for Radix-4 FFT algorithm using DA(Distributed Arithmetic) is proposed. It is shown that DA can be efficiently used in twiddle factor calculation of the Radix-4 FFT algorithm. The Verilog-HDL coding results for the proposed DA butterfly structure show 61.02% cell area reduction comparison with those of the conventional multiplier butterfly structure. Furthermore, the 64-point Radix-4 pipeline structure using the proposed butterfly and delay commutators is compared with other conventional structures. Implementation coding results show 46.1% cell area reduction.

• 한국정보통신학회논문지
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• 제25권11호
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• pp.1627-1634
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• 2021

본 논문은 저전력 뉴럴 네트워크 가속기 SOC를 위한 아날로그 Convolution Filter용 저전력 초소형 ADC 회로 및 칩 설계 기술을 소개한다. 대부분의 딥러닝의 학습과 추론을 할 수 있는 Convolution neural network accelerator는 디지털회로로 구현되고 있다. 이들은 수많은 곱셈기 및 덧셈기를 병렬 구조로 구현하며, 기존의 복잡한 곱셉기와 덧셈기의 디지털 구현 방식은 높은 전력소모와 큰 면적을 요구하는 문제점을 가지고 있다. 이 한계점을 극복하고자 본 연구는 디지털 Convolution filter circuit을 Analog multiplier와 Accumulator, ADC로 구성된 Analog Convolution Filter로 대체한다. 본 논문에서는 최소의 칩면적와 전력소모로 Analog Accumulator의 아날로그 결과 신호를 디지털 Feature 데이터로 변환하는 8-bit SAR ADC를 제안한다. 제안하는 ADC는 Capacitor Array의 모든 Capacitor branch에 Split capacitor를 삽입하여 모든 branch의 Capacitor 크기가 균등하게 Unit capacitor가 되도록 설계하여 칩면적을 최소화 한다. 또한 초소형 unit capacitor의 Voltage-dependent capacitance variation 문제점을 제거하기 Flipped Dual-Capacitor 회로를 제안한다. 제안하는 ADC를 TSMC CMOS 65nm 공정을 이용하여 설계하였으며, 전체 chip size는 1355.7㎛², Power consumption은 2.6㎼, SNDR은 44.19dB, ENOB는 7.04bit의 성능을 달성하였다.

• 한국전자파학회논문지
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• 제11권6호
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• pp.959-968
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• 2000

본 논문에서는 낮은 위상 잡음을 갖는 B-WLL대역 국부발진기(LO)로 사용될 주파수 합성기를 설계 및 제작하였다. 2GHz 대역의 주파수 합성기를 구성, 낮은 위상잡음의 안정된 파형을 얻은 후 SRD(Step Recovery Diode)를 이용하여 주파수 체배기를 거쳐 12GHz 대역의 위상 고정된 안정된 신호를 얻었다. 제작된 주파수 합성기는 각각 출력 주파수 24.92 GHz, 25.10GHz, 25.26GHz를 가지며, 이 중 출력 주파수 24.92 GHz에서 0.44 dB의 발전출력과 -87.93 dB/Hz(@10KHz), -109,54dBc/Hz(@100 KHz)의 위상잡음 특성을 나타내었다.

• 융합신호처리학회논문지
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• 제14권4호
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• pp.249-254
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• 2013

아날로그 신호를 입력받아서 실시간으로 처리하기 위해서는 빠른 곱셈 연산회로와 고속 ADC(A/D converter) 회로가 필요하며 이를 위하여 Double-base Number System(DBNS)이 효과적인 것으로 알려져 있다. DBNS는 2와 3을 밑수로 이용하는 시스템으로서 이진 곱셈기와 비교할 때 곱셈 처리가 매우 빠르며, 칩 면적을 감소시킬 수 있으며, 저소비전력의 장점을 갖고 있다. 그러나 DBNS의 고유특성 때문에 변환오차가 발생하며, 디지털 필터의 구조로 인하여 오차가 연산결과에 누적되어 기존에 사용하던 2진수 방식에 비하여 차단 주파수의 S/N 특성이 저하되는 단점이 있다. 본 논문에서는 필터 계수에 대한 오차를 분석하여 ADC의 엔코더를 비선형으로 설계함으로써 DBNS의 누적오차를 상쇄시키는 방법을 제안하였다. 제안된 시스템은 엔코더 회로만이 수정되었으므로 DBNS의 장점은 그대로 유지된다. 제안한 ADC 엔코더가 비선형임에도 불구하고 -70dB의 차단 주파수 특성을 갖도록 설계한 FIR 필터와 비교하면, 기존의 DBNS 엔코더의 결과는 -35dB를 얻을 수 있었지만, 본 연구에서 제안된 비선형 DBNS 엔코더는 -45dB의 S/N로 -10dB의 향상을 이룰 수 있었다.

• 한국정보통신학회논문지
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• 제11권4호
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• pp.773-778
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• 2007

디지털 위성방송의 복조단에서 사용되고 있는 동기 검파 방식의 QPSK복조기에서 복소 신호의 전송시 송신단과 수신단 사이의 반송파 위상이 동기 되지 않아서 위상차 ${\theta}$가 발생하면 복조된 심볼은 원래 전송 신호에 $e^{j{\theta}}$가 곱해진 형태로 변하게 된다. 이러한 복조기의 성능은 연산처리 비트수가 증가할수록 향상되는 반면 하드웨어의 복잡도가 증가하므로 복잡도와 시스템의 성능을 동시에 고려하여 비트수를 결정하여야 한다. 따라서 본 논문에서는 곱셈기 수를 줄임으로써 구현상의 복잡도를 감소시키고, lookup table을 사용하지 않는 조합 회로 구조로 설계하여 전력소모를 줄일 수 있었다.

• 한국통신학회논문지
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• 제29권11A
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• pp.1263-1270
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• 2004

OFDM (Orthogonal Frequency Division Multiplexing) 기반의 무선 랜 모뎀에 사용되는 고속/저전력 64-점 FFT/IFFT 프로세서 코어를 설계하였다. Radix-2/4/8 DIF (Decimation-In-Frequency) FFT 알고리듬을 R2SDF (Radix-2 Single-path Delay Feedback) 구조에 적용하여 설계하였으며, 내부 데이터 흐름 특성에 대한 분석을 토대로 데이터 패스의 불필요한 switching activity를 제거함으로써 전력소모를 최소화하였다. 회로 레벨에서는 내부의 상수 곱셈기와 복소수 곱셈기를 절사형(truncated) 구조로 설계하여 칩 면적과 전력소모가 감소되도록 하였다. Verilog-HDL로 설계된 64점 FFT/IFFT 코어는 0.25-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과, 약 28,100 게이트로 합성되었으며, 추출된 게이트 레벨 netlist와 SDF를 이용한 타이밍 시뮬레이션 결과, 50-MHz＠2.5-V로 안전하게 동작하는 것으로 검증되어 64점 FFT/IFFT 연산에 1.3-${\mu}\textrm{s}$가 소요될 것으로 예상된다. 설계된 코어를 FPGA에 구현하여 다양한 테스트 벡터로 동작시킨 결과 정상 동작함을 확인하였으며, 50-dB 이상의 신호대잡음비(SNR) 성능과 50-MHz＠2.5-V 동작조건에서 약 69.3-mW의 평균 전력모소를 나타내었다.

• 전기전자학회논문지
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• 제17권4호
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• pp.570-578
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• 2013

본 논문에서는 곱셈기를 재사용하는 $8{\times}8$ HEVC 코어 역변환기 아키텍쳐를 제안한다. HEVC 코어 변환에서는 하위 크기 블록 전체와 상위 크기 블록의 짝수 부분이 동일하기 때문에 $8{\times}8$ 코어 변환기 하나로 $8{\times}8$ 및 $4{\times}4$ 코어 변환을 모두 수행할 수 있다. 그러나 $8{\times}8$ 코어 변환이 8 화소를 동시에 처리하는데 반하여 $4{\times}4$ 코어 변환은 4 화소만 동시에 처리하기 때문에 하나의 $8{\times}8$ 코어 변환기로 $4{\times}4$ 및 $8{\times}8$ 코어 변환을 모두 처리하게 되면 $4{\times}4$ 코어 변환에서 프레임을 처리하는데 필요한 시간이 $8{\times}8$ 코어 변환의 2배가 된다. 본 논문에서는 이러한 문제점을 해결하기 위해서 곱셈기를 재사용하여 $8{\times}8$ 코어 역변환기 하나를 두 개의 $4{\times}4$ 코어 역변환기로도 동작시킬 수 있는 새로운 코어 역변환기 아키텍쳐를 제안한다. 제안하는 $8{\times}8$ 코어 역변환기는 프레임 처리 시간이 $8{\times}8$ 코어 역변환과 $4{\times}4$ 코어 역변환에서 모두 동일하며, 기존에 제안된 아키텍쳐에 비해 게이트 수를 12% 줄일 수 있다.