• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.301-304
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• 2001

The analog multiplier is very useful building block in many circuits such as filter, frequency-shifter, and modulators. In recent year, The main design issue of circuit designer is low-voltage/low-power system design, because of all systems are recommended very integrated system and portable system In this paper, the proposed the four-quadrant analog multiplier is using the bulk-driven techniques. The bulk-driven technique is very useful technique in low-voltage system, compare with gate-driven technique. therefore the proposed analog multiplier is operated in 1V supply voltage. And the proposed analog multiplier is low power dissipation compare with the others. therefor the proposed analog multiplier is convenient in low-voltage/low-power in system.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 심포지엄 논문집 정보 및 제어부문
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• pp.144-147
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• 2005

This paper is proposed an 8$\times$8 bit parallel multiplier for low power consumption. The 8$\times$8 bit parallel multiplier is used for the comparison between the proposed Low-Swing CVSL full adder with conventional CVSL full adder. Comparing tile previous works, this circuit is reduced the power consumption rate of 8.2% and the power-delay-product of 11.1%. The validity and effectiveness of the proposed circuits are verified through the HSPICE under Hynix 0.35$\{\mu}m$ standard CMOS process.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 A
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• pp.79-82
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• 2003

This paper describes a new low-swing inverter for low power consumption. To reduce a power consumption, an output voltage swing is in the range from 0 to $V_{ref}-V_{TH}$, where $V_{ref}=V_{DD}-nV_{TH}$. This can be done by the inverter structure that allow a full swing or a swing on its input terminal without leakage current. Using this low-swing voltage technology, we propose a low-power $4\times4$ bit parallel multiplier. The proposed circuits are simulated with HSPICE under $0.35{\mu}m$ CMOS standard technology. Compare to the previous works, this circuit can reduce the power consumption rate of 11.2% and the power-delay product of 10.3%.

• The Journal of the Acoustical Society of Korea
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• 제18권3E호
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• pp.44-48
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• 1999

The CMOS four-quadrant analog multiplier for low-voltage low-power applications are presented in this thesis. The circuit approach is based on the characteristic of the LV (Low-Voltage) composite transistor which is one of the useful analog building block. SPICE simulations are carried out to examine the performances of the designed multiplier. Simulation results are obtained by 0.6㎛ CMOS parameters with 2V power supply. The basic configuration of the multiplier is the CMOS Gilbert cell with two LV composite transistors. The linear input range of the multiplier is over ±0.4V with a linearity error of less than 1.3%. The measured -3dB bandwidth is 288MHz and the power dissipation is 255 ㎼.

• 한국통신학회논문지
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• 제30권11A호
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• pp.1092-1097
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• 2005

본 논문에서는 곱셈을 수행할 때 발생되는 스위칭 을을 줄이는 방식의 저전력 부스 곱셈기를 제안한다. radix-4 부스 알고리즘 (radix-4 Booth algorithm)은 입력에서 연속되는 3비트가 0이나 1의 같은 값을 가지게 되면, 부스 인코딩 결과로서 0을 발생시키는 특성을 가지고 있다. 따라서 곱셈기의 두 입력 중 더 작은 활성영역을 갖는 입력을 승수로 사용할 때 부분 곱셈결과가 0이 될 확률이 높다. 제안된 곱셈기는 곱셈식을 본래의 곱셈 입력 비트보다 더 작은 비트를 갖는 여러 개의 곱셈식으로 분할한 후, 각각의 곱셈들을 독립적으로 계산하여 각각의 곱셈의 결과를 더하여 최종적인 결과를 얻는다. 따라서 곱셈의 두 입력간의 교환율은 기존의 곱셈기보다 더 높아지게 된다. 이는 제안된 곱셈기의 부스 인코딩 결과가 0이 되는 확률이 기존의 곱셈기보다 더 높은 저전력 곱셈기를 구현할 수 있음을 의미한다. 제안된 곱셈기는 기존의 부스 곱셈기보다 최대 $20\%$ 정도의 소모전력이 감소됨을 확인하였다.

• 한국전자통신학회논문지
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• 제17권4호
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• pp.671-678
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• 2022

근사 컴퓨팅은 정확한 결과 대신에 허용 가능한 정도의 부정확한 결과를 도출하는 연산 기법이다. 근사 곱셈은 고성능, 저전력 컴퓨팅을 위한 근사 컴퓨팅 방식 중 하나이다. 본 논문에서는 근사 4-2 compressor와 향상된 전가산기를 사용하여 고집적·저전력·고속 근사 곱셈기를 제안하였다. 근사 4-2 compressor를 사용한 근사 곱셈기는 정확, 근사, 상수 수정 영역의 3개 영역으로 구성되어 있으며, 효율적인 부분 곱 감소 방식을 적용하여 각 영역의 크기를 조절하면서 성능을 비교하였다. 제안한 근사 곱셈기는 Verilog HDL로 설계하였고, 25nm CMOS 공정에서 Synopsys Design Compiler(DC)를 이용하여 면적, 전력, 지연시간을 분석하였으며, 기존의 근사 곱셈기에 비해 면적을 10.47%, 전력을 26.11%, 지연시간을 13% 줄였다.

• ETRI Journal
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• 제39권4호
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• pp.570-581
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• 2017

Multiplication in finite fields is used in many applications, especially in cryptography. It is a basic and the most computationally intensive operation from among all such operations. Several systolic multipliers are proposed in the literature that offer low hardware complexity or high speed. In this paper, a bit-parallel polynomial basis systolic multiplier for generic irreducible polynomials is proposed based on a modified interleaved multiplication method. The hardware complexity and delay of the proposed multiplier are estimated, and a comparison with the corresponding multipliers available in the literature is presented. Of the corresponding multipliers, the proposed multiplier achieves a reduction in the hardware complexity of up to 20% when compared to the best multiplier for m = 163. The synthesis results of application-specific integrated circuit and field-programmable gate array implementations of the proposed multiplier are also presented. From the synthesis results, it is inferred that the proposed multiplier achieves low power consumption and low area complexitywhen compared to the best of the corresponding multipliers.

• 한국정보통신학회논문지
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• 제6권2호
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• pp.323-329
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• 2002

N-비트$\times$N-비트 2의 보수 승산에서 승산결과 2N-비트만을 출력하는 절사형 Booth 승산기의 절사오차 최소화를 위한 효율적인 오차보상 방법을 제안하였다. 제안된 방법을 적용하여 작은 칩 면적과 저전력 특성을 갖는 절사형 승산기를 설계하고 면적, 절사오차 등을 기존의 방식과 비교하였다. 제안된 절사형 Booth 승산기는 승산결과의 하위 N-비트를 계산하는 회로를 생략하므로, 절사되지 않은 일반 승산기에 비해 게이트 수가 약 35% 정도 감소한다. 본 논문에서 설계된 절사형 Booth 승산기는 기존의 고정 오차보상 방법을 적용한 경우에 비해 평균오차를 약 60% 정도 줄일 수 있다. 제안된 방법을 적용하여 16-비트$\times$16-비트 절사형 승산기를 0.35-$\mu\textrm{m}$ CMOS 공정을 이용하여 full-custom 방식으로 설계하였다. 약 3.000개의 트랜지스터로 구성되는 승산기 코어는 330-$\mu\textrm{m}$$\times$262-$\mu\textrm{m}$의 면적을 가지며, 3.3-V 전원전압에서 200-MHz로 동작 가능하며 약 20-㎽의 전력소모 특성을 갖는다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 제36회 하계학술대회 논문집 D
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• pp.3058-3060
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• 2005

In this paper, the CMOS four-quadrant analog multipliers for low-voltage low-power applications are presented. The circuit approach is based on the characteristic of the LV (Low-Voltage) composite transistor which is one of the useful analog building blocks. SPICE simulations are carried out to examine the performances of the designed multipliers. Simulation results are obtained by $0.25{\mu}m$ CMOS parameters with 2V power supply. The LV composite transistor can easily be extended to perform a four-quadrant multiplication. The multiplier has a linear input range up to ${\pm}0.5V$ with a linearity error of less than 1%. The measured -3dB bandwidth is 290MHz and the power dissipation is $37{\mu}W$. The proposed multiplier is expected to be suitable for analog signal processing applications such as portable communication equipment, radio receivers, and hand-held movie cameras.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.141-144
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• 2000

In this paper, a new parallel array structure for the asynchronous array multiplier is introduced. This structure is designed for a data dependent asynchronous multiplier to reduces power which is wasted in conventional array structure. Simulation shows that this structure saves 30％ of power and 55％ of computation time comparing to conventional booth encoded array multiplier.