• 한국전자파학회논문지
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• 제23권1호
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• pp.38-46
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• 2012

본 논문에서는 OFDM 시스템에서 고속 처리와 성능 향상을 위한 LDPC 코드 기반 결정 궤환 등화기(Decision Feedback Equalizer: DFE)를 제안한다. LDPC 코드는 우수한 오류 정정 능력과 Shannon의 채널 용량에 근접하는 성능을 갖는다. 그러나, 많은 parity 검사 행렬과 반복 횟수를 가진다는 단점이 있다. 제안된 시스템에서는 판정된 신호와 복호기 사이의 신호의 MSE(Mean Square Error)를 등화기로 피드백한다. 이러한 방법을 사용하면 추정된 채널 응답을 보정해 주기 때문에 성능을 향상시킬 수 있다. 또한, 동일한 성능에서 피드백이 포함되지 않은 시스템보다 낮은 반복 횟수를 갖기 때문에 시스템의 복잡도를 줄일 수 있다. 시뮬레이션을 통해 다중 경로 채널에서 CFO(Carrier Frequency Offset)와 위상 잡음이 고려된 OFDM 시스템의 성능을 평가하여 제안 시스템의 우수성을 보인다.

• 한국정보통신학회논문지
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• 제15권11호
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• pp.2465-2473
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• 2011

WiMAX, WLAN 등의 무선통신 시스템에 사용되는 LDPC(low density parity check) 복호기의 핵심 기능블록인 DFU(decoding function unit)의 회로 최적화를 제안한다. DFU를 2의 보수 연산 대신에 sign-magnitude 연산 기반으로 설계함으로써 수체계 변환과정을 제거하였으며, 모바일 WiMAX용 다중모드 LDPC 복호기에 사용되는 96개 DFU 배열의 게이트 수를 18% 감소시켰다. 제안된 DFU 구조를 적용하여 모바일 WiMAX 표준을 지원하는 다중모드 LDPC 복호기를 설계하였다. 설계된 LDPC 복호기는 0.18-${\mu}m$ CMOS 셀 라이브러리를 이용하여 50 MHz 클록주파수로 합성한 결과 268,870 게이트와 71,424 비트의 메모리로 구현되었으며, FPGA 구현을 통해 하드웨어 동작을 검증 하였다.

• 한국정보통신학회논문지
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• 제19권11호
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• pp.2637-2642
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• 2015

Low-density parity-check(LDPC) 코드는 그 탁월한 에러 정정 능력으로 인해 많은 통신 표준에서 사용되고 있다. 여러 종류의 LDPC 코드 중 quasi-cyclic LDPC(QC-LDPC) 코드가 많이 사용되는데 QC-LDPC 코드의 복호기에는 여러 크기의 rotation을 수행할 수 있는 multi-size circular shifter(MSCS)가 필요하다. MSCS의 구현 방법 중 Benes 네트워크에 기반한 구조가 많이 사용되는데, rotation할 데이터의 개수가 3의 배수일 경우에는 $3{\times}3$ 스위치가 필요하다. 이 논문에서는 기존의 제어 신호 생성에 비해 복잡도가 줄어든 생성법과 기존의 $3{\times}3$ 스위치 구조 보다 더 빨리 동작할 수 있는 $3{\times}3$ 스위치 구조를 제안한다. IEEE 802.16e WiMAX 표준에서 사용되는 QC-LDPC 코드 복호기의 MSCS 에 적용하여 지연 시간을 8.7% 정도 줄이고 면적도 조금 감소시켰다.

• 한국통신학회논문지
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• 제33권4C호
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• pp.299-304
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• 2008

수직자기기록 채널에서는 PRML(Partial-Response Maximum Likelihood) 검출방법이나 NPML(Noise-Predictive Maximum Likelihood) 검출방법을 이용한 방식으로 더 이상의 성능 향상을 기대하기 힘들게 되었다. 따라서 LDPCO(Low-Density Parity-Check) 부호를 이용한 성능의 향상을 기대하게 되었는데, 본 논문에서는 메시지 전달 방식을 이용한 채널 검출기와 LDPC 부호를 결합시켜 병렬적으로 채널 반복복호를 수행하여 수직자기기록 채널에서의 성능을 보았다. 또한 메시지 전달 방식의 채널 검출기의 구현 복잡도를 근사화 방식을 이용하여 간단히 하였다.

• 한국정보통신학회논문지
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• 제14권4호
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• pp.939-947
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• 2010

IEEE 802.11n 무선 랜 표준의 채널 부호화 방법 중 하나인 LDPC(Low-Density Parity-Check) 부호는 오류정정 성능이 매우 우수하나 복호기 회로의 복잡도가 커서 복호성능과 하드웨어 복잡도 사이의 trade-off 관계를 고려한 설계가 중요하다. 본 논문에서는 최소합 알고리듬(Min-Sum Algorithm; MSA) 기반 LDPC 복호기에서 LLR(Log-Likelihood Ratio) 근사화가 복호성능에 미치는 영향을 분석하고, 이를 통해 LDPC 복호기의 최적 설계조건을 도출하였다. IEEE 802.11n 무선 랜 표준의 블록길이 1,944 비트, 부호화율 1/2의 LDPC 패리티 검사 행렬과 최소합 기반의 반복복호 알고리듬을 적용하여 LLR 근사화에 따른 비트오율(BER) 성능을 분석하였다. $BER=10^{-3}$에 대해 LLR 비트 폭 (6,4)와 (7,5)의 $E_b/N_o$는 0.62 dB의 차이를 보였으며, 최대 반복복호 횟수 6과 7에 대한 $E_b/N_o$의 차이는 약 0.3 dB로 나타났다. 시뮬레이션 결과로부터, LLR 근사화 비트 폭이 (7,5)이고 반복복호 횟수가 7인 경우에 가장 우수한 비트오율 성능을 나타내었다.

• 전자공학회논문지
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• 제54권6호
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• pp.17-21
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• 2017

홀로그래픽 데이터 저장장치는 높은 데이터 전송률과 저장용량이 매우 크기 때문에 차세대 저장장치 후보 중 하나이다. 하지만 홀로그래픽 데이터 저장장치의 오류요인으로는 인접 페이지간 간섭 및 2차원 인접 심볼간 간섭이 있다. 또한 물리적 영향에 의해 발생되는 연집오류가 있다. 본 논문에서는 이러한 연집오류를 정정하고 성능을 향상시키기 위해 수정된 로그-우도비값과 부가적 정보를 반복적으로 사용하는 방식을 제안한다. 제안하는 LDPC 곱부호는 일반적인 LDPC 부호와 비교하여 BER이 $10^{-5}$일 때, 약 0.5dB 성능 향상을 보였다.

• 한국전자통신학회논문지
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• 제7권2호
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• pp.317-325
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• 2012

본 논문에서 우리는 LDPC 부호의 부호화 문제를 고려한다. 특히 재킷 패턴과 순환 치환 행렬을 사용함으로써 리차드슨의 하삼각 행렬과 유사한 간단한 LDPC 부호를 제안한다. 이 부호화 기법은 다양한 부호율을 갖도록 확장할 수 있다. 또한 단순한 행렬 처리에 근거하여 다양한 부호율을 갖는 복잡도가 낮고 간단한 부호기를 설계할 수 있다.

• 한국통신학회논문지
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• 제30권5A
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• pp.402-406
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• 2005

본 논문에서는 주파수공간블록부호 (Space Frequency Block Code)를 적용한 다중송수신(Multiple Input Multiple Output)-OFDM(Orthogonal Frequency Division Multiplex) 시스템을 위한 반복복호 기법을 제시한다. 제시된 반복복호 기법은 zero-forcing 알고리즘과 LDPD 부호화 알고리즘을 터보 기법을 바탕으로 상호보완을 할 수 있도록 설계되었다. 시뮬레이션 결과에 의하면 고차원 변조방식을 적용한 MIMO-OFDM 페이딩 채널에서 기존의 시스템과 비교하여 향상된 성능을 확인하였다.

• 한국통신학회논문지
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• 제35권2C호
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• pp.219-228
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• 2010

본 논문에서는 이진 대칭 소실 채널에서 RS 부호 터보부호 및 저밀도 패리티 검사부호의 성능을 비교 분석한다. RS 부호는 심벌 단위로 복호가 이루어지므로 평균 소실 길이가 짧아지면 소실 심벌 수가 증가하여 매우 심각한 성능열화를 보인다. 하지만 소실 길이가 길어지면 소실 심벌 수가 감소하여 오류 성능이 크게 개선된다. 이와는 달리 터보부호는 소실 길이가 증가하면 메시지와 연관된 정보를 가진 다수의 심벌들이 함께 소실되므로 반복 복호를 수행하더라도 성능이 개선되지 않는다. 저밀도 패리티 검사부호는 평균 소실 길이가 변하더라도 현격한 오류 성능의 차이가 없는 것으로 나타났다. 이는 저밀도 패리티 검사부호의 복호과정에서 발생하는 가상 인터리빙 효과에 의한 것으로 분석된다. 이로 인하여 이 부호는 RS 부호나 터보부호에 비하여 훨씬 우수한 소실 복호 성능을 보인다.

• 대한전자공학회논문지SD
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• 제48권1호
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• pp.22-30
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• 2011

본 논문에서는 CMMB (China Mobile Multimedia Broadcasting) 표준의 LDPC(Low Density Parity Check) 부호 복호기를 효과적으로 구현하는 방법을 제안한다. 본 논문은 AGU(Address Generation Unit)와 Index 행렬을 이용하여 효율적으로 주소 값을 생성함으로써, 메모리 사용량을 줄이고 복잡도를 감소시켰다. 또한 LDPC 부호 복호기의 throughput을 향상시키기 위해 한 클럭에 여러 메시지를 전달하는 부분 병렬 구조를 사용하였고, 하나의 주소를 사용하여 병렬적으로 동작이 가능하도록 노드 그룹핑을 진행하였다. 제안하는 LDPC 부호 복호기는 Verilog HDL로 구현하였으며, Synopsys사의 Design Compiler를 이용하여 Chartered $0.18{\mu}m$ CMOS cell library 공정으로 합성하였다. 제안된 복호기는 455K(in NAND2)의 크기를 가지며, 185MHz의 클럭에서 1/2 부호는 14.32 Mbps의 throughput을 갖고, 3/4 부호는 26.97Mbps의 throughput을 갖는다. 또한 기존의 CMMB용 LDPC의 메모리와 비교하여 0.39% 의 메모리만 사용된다.