• 한국전자파학회논문지
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• 제17권11호
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• pp.1105-1111
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• 2006

본 논문에서는 저온 소성 세라믹(LTCC)에 기초한 SiP 기술을 이용하여 60 GHz 무선 통신을 위한 송신기용 초소형 전력 증폭기 LTCC모듈을 설계 및 제작하여 그 특성을 측정하였다. 60 GHz대역에서 LTCC 다층 기판과 전력 증폭기 MMIC의 상호 연결 손실을 줄이기 위해 와이어 본드와 기판 사이의 천이를 최적화하였고, MMIC 집적을 위한 고 격리 구조를 제안하였다. 와이어 본드 천이의 경우, 와이어의 인덕턴스를 감소시키기 위해 매칭 회로의 설계와 와이어 상호간의 간격을 최적화하였다. 또한 상호 연결 불연속 효과로 인한 전계의 방사를 억제하기 위해 코프라나 와이어 본드 구조를 이용하였다. 고 격리 모듈 구조를 위하여, LTCC 기판 내부에 DC 전원 배선을 내장시키고 비아로 그 주위를 차폐를 시켰다. 5층의 LTCC 기판을 사용하여 제작된 전력 증폭기 LTCC모듈의 크기는 $4.6{\times}4.9{\times}0.5mm^3$이고, $60{\sim}65GHz$ 대역에서 이득과 P1dB 출력 전력은 각각 10 dB와 11 dBm이다.

• 한국정보통신학회논문지
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• 제10권3호
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• pp.503-510
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• 2006

Readout 회로는 검출기에서 발생되는 신호를 영상신호처리에 적합한 신호로 변환시키는 회로를 말한다. 일반적으로 감지소자와의 임피던스 매칭, 증폭기능, 잡음제거 기능, 및 셀 선택 둥의 기능을 갖추어야하며, 저 전력, 저 잡음, 선형성, 단일성(uniformity),큰 동적 범위(dynamic range), 우수한 주파수 응답 특성 등의 조건을 만족하여야 한다. Focal Plane array (FPA)용 자외선 영상 장비 개발을 위한 기술 요소는 첫째, 자외선 검출기(detector) 재료 및 미세 가공 기술 둘째, detector에서 출력되는 전기신호를 처리하기 위한 ReadOut IC (ROIC) 설계기술 그리고, detector 와 ROIC를 하이브리드 본딩하기 위한 패키지 기술 등으로 구분할 수 있다. ROIC는 영상장비 지능화 및 다기능화를 가능하게 하며, 궁극적으로 고부가가치 상품화를 위한 핵심부품이다. 특히, 고해상도 영상 장비용 ROIC의 개발을 위해서는 검출기 특성, 신호의 동적 범위, readout rate, 잡음 특성, 셀 피치(cell pitch), 전력 소모 등의 설계사양을 만족하는 고집적, 저 전력 회로설계 기술이 필요하다. 본 연구에서는 칩 제작 기간 단축 및 비용의 절감을 위하여 $8\times8$ FPA용 prototype ROIC를 설계 및 제작한다. 제작된 $8\times8$ FPA용 ROIC의 단위블럭 및 전체기능을 테스트하며, ROIC 제어보드 및 영상보드를 제작하여 UART(Universal Asynchronous Receiver Transmitter) 통신으로 PC의 모니터에서 검출된 영상을 확인함으로써, ROIC의 동작을 완전히 검증할 수 있다.

• ETRI Journal
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• 제37권1호
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• pp.32-42
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• 2015

Orthogonal frequency-division multiplexing (OFDM) suffers from spectral nulls of frequency-selective fading channels. Linear precoded (LP-) OFDM is an effective method that guarantees symbol detectability by spreading the frequency-domain symbols over the whole spectrum. This paper proposes a computationally efficient and low-cost implementation for discrete Hartley transform (DHT) precoded OFDM systems. Compared to conventional DHT-OFDM systems, at the transmitter, both the DHT and the inverse discrete Fourier transform are replaced by a one-level butterfly structure that involves only one addition per symbol to generate the time-domain DHT-OFDM signal. At the receiver, only the DHT is required to recover the distorted signal with a single-tap equalizer in contrast to both the DHT and the DFT in the conventional DHT-OFDM. Theoretical analysis of DHT-OFDM with linear equalizers is presented and confirmed by numerical simulation. It is shown that the proposed DHT-OFDM system achieves similar performance when compared to other LP-OFDMs but exhibits a lower implementation complexity and peak-to-average power ratio.

• 한국전자파학회논문지
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• 제24권9호
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• pp.936-943
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• 2013

본 논문에서는 76.5~77 GHz 대역 차량용 장거리 주파수 변조 연속파 레이더 응용을 위한 단일 채널 레이더 시스템의 설계와 측정 결과를 보인다. 송신기는 상용 GaAs MMIC를 사용하였고, 수신기는 65 nm CMOS 공정을 사용해 설계한 회로를 사용하였다. 제작된 하향 변환 수신 칩은 -8 dBm의 낮은 LO 전력으로 동작하기 때문에, 송신출력에서 -19 dB 방향성 결합기를 사용하여 믹서를 구동하였다. 모든 MMIC는 WR-10 도파관이 형성되어 있는 알루미늄 지그 위에 실장하였으며, 마이크로스트립-도파관 급전기를 통해 혼 안테나를 구동하여 실험하였다. 제작된 레이더 시스템의 크기는 $80mm{\times}61mm{\times}21mm$이고, 출력 전력은 10 dBm, 위상 잡음은 1 MHz 오프셋에서 -94 dBc/Hz, 그리고 수신기의 변환이득은 12 dB이다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2014년도 전력전자학술대회 논문집
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• pp.173-174
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• 2014

본 논문에서는 저 대기전력 구현이 가능하며 정확한 출력전압 제어가 가능한 SSR(Secondary Side Regulator) 플라이백 컨버터를 제안하였다. 제안 SSR 플라이백 컨버터는 2차 측에 control IC를 사용하여 별도의 제어기(TL431) 및 포토커플러를 제거하여 구조가 간단하고 대기모드 시 TL431의 바이어스 전류에 의한 전력소모를 줄일 수 있으므로 대기전력을 최소화 할 수 있으며 출력전압을 직접 검출하여 정확하게 출력을 제어할 수 있다. 한편 1차 측의 위치한 게이트 구동을 위해 절연된 1-2차 측간 신호를 전송하는 PET(Pulse Edge Transmitter)를 제안하였으며 제안 방식은 IC로의 직접화가 매우 용이하여 1-2차 측 IC와 제안 PET를 one-chip화 할 수 있다. 제안 회로의 타당성 검증을 위해 10W급 Adaptor의 시작품을 제작하였고, 이를 이용한 실험결과를 바탕으로 제안 시스템의 타당성을 검증한다.

• ETRI Journal
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• 제41권5호
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• pp.626-636
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• 2019

A novel algorithm for joint user selection and optimal power allocation for Stackelberg game-based revenue maximization in a downlink non-orthogonal multiple access (NOMA) network is proposed in this study. The condition for the existence of optimal solution is derived by assuming perfect channel state information (CSI) at the transmitter. The Lagrange multiplier method is used to convert the revenue maximization problem into a set of quadratic equations that are reduced to a regular chain of expressions. The optimal solution is obtained via a univariate iterative procedure. A simple algorithm for joint optimal user selection and power calculation is presented and exhibits extremely low complexity. Furthermore, an outage analysis is presented to evaluate the performance degradation when perfect CSI is not available. The simulation results indicate that at 5-dB signal-to-noise ratio (SNR), revenue of the base station improves by at least 15.2% for the proposed algorithm when compared to suboptimal schemes. Other performance metrics of NOMA, such as individual user-rates, fairness index, and outage probability, approach near-optimal values at moderate to high SNRs.

• 한국인터넷방송통신학회논문지
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• 제20권2호
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• pp.75-80
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• 2020

센서네트워크를 위한 여러 가지 저전력 MAC들이 제안되어 있다. 그 중 IEEE802.15.4은 동기화로 인한 전력소모가 많은 단점을 가지며 전력소모를 줄이기 위한 수면(sleep)과 각성(awake)을 반복하는 슈퍼프레임(superframe) 동작으로 지연시간이 길어지는 단점이 있다. 대표적 비동기 B-MAC은 체크인터벌에 따라 지연시간을 짧게 할 수는 있지만 송신단에서는 과도한 프리엠블로 전력소모가 발생하며 수신단에서는 오버히어링으로 전력 손실이 발생하는 단점을 가진다. 기존 MAC들의 지연시간과 전력소모 불균형으로 인한 단점을 보완하기 위해 비동기식 B-MAC 기법에 체크인터벌을 적응형으로 운용하는 방법[1]이 제안된 바 있다. 제안 방식에 따른 스루풋과 지연시간 측면의 성능을 분석한다.

• 한국산학기술학회논문지
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• 제8권5호
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• pp.1000-1006
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• 2007

본 논문에서는 CDMA 단말기용 상향 대역에서 송신출력을 모니터링 하는 전력검출부 회로를 제시한다. 제안된 전력검출부는 출력 전력 추출을 위한 커플러와 추출된 전력을 모니터링 해주는 검출기 회로로 구성된다. 본 논문에서 사용된 커플러는 손실이 적고, 위아래로 둘러싼 접지금속면으로 인해 외부의 전계와 차단되어 안정적인 동작이 가능한 스트립라인 구조를 갖는다. 설계 주파수는 CDMA 상향 송신 대역인 824-849MHz이고, 스트립라인 커플러의 결합계수는 -20dB이다. 전력검출기 설계를 위해 회로가 간단하고 전력손실을 최소화하면서 고속 동작을 할 수 있는 쇼트키 장벽 다이오드가 사용되었다. 일반적인 다이오드의 비선형성에 의한 검파 출력의 선형성 개선과 낮은 입력레벨의 출력 전압 감도 특성을 개선하기 위해서 낮은 검출기 입력 레벨에서의 임피던스 매칭을 하였다. 다이오드 패키지의 기생 성분을 고려한 시뮬레이션을 수행한 결과로써 예측한 성능은 측정 결과와 잘 일치한다.

• 한국정보통신학회논문지
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• 제17권3호
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• pp.678-684
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• 2013

본 논문에서는 SAW 필터가 없는 LTE-Advanced RF 송신기에 적용 가능한 기저대역 송신단 회로를 제안한다. 제안하는 기저대역 송신단 회로는 Tow-Thomas구조의 2차 능동 저역통과 필터 1개와 1차 수동 RC 필터 1개로 구현되었으며, 0.7 MHz, 1.5 MHz, 2.5 MHz, 5 MHz, 7.5 MHz, 10 MHz, 그리고 20 MHz의 총 7개의 채널 차단 주파수를 제공하며, 각 채널 별로 -41 dB에서 0 dB까지 1-dB 단계로 이득 조절이 가능하다. 제안하는 2차 능동 저역 통과 필터 회로는 DC 소모 전류 효율을 높이기 위해 채널 차단 주파수를 세 그룹으로 나누어서 선택된 차단 주파수 그룹에 따라 연산증폭기의 전류 소모를 3단계로 가변 할 수 있도록 연산증폭기 내부에 3개의 단위-연산증폭기(OTA)를 병렬로 연결하여 선택적으로 사용할 수 있도록 설계하였다. 또한, 제안하는 연산 증폭기는 저전력으로 1-GHz UGBW(Unit Gain Bandwidth)를 얻기 위해 Miller 위상 보상 방식과 feed-forward 위상 보상 방식을 동시에 사용하였다. 제안하는 기저대역 송신기는 65-nm CMOS 공정을 사용하여 설계되었고 1.2 V의 전압으로부터 선택된 채널 대역폭에 따라 최소 6.3 mW, 최대 24.1 mW의 전력을 소모한다.

• ETRI Journal
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• 제25권5호
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• pp.328-336
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• 2003

Bluetooth is a specification for short-range wireless communication using the 2.4 GHz ISM band. It emphasizes low complexity, low power, and low cost. This paper describes an area-efficient digital baseband module for wireless technology. For area-efficiency, we carefully consider hardware and software partitioning. We implement complex control tasks of the Bluetooth baseband layer protocols in software running on an embedded microcontroller. Hardware-efficient functions, such as low-level bitstream link control; host controller interfaces (HCIs), such as universal asynchronous receiver transmitter (UART) and universal serial bus (USB)interfaces; and audio Codec are performed by dedicated hardware blocks. Furthermore, we eliminate FIFOs for data buffering between hardware functional units. The design is done using fully synthesizable Verilog HDL to enhance the portability between process technologies so that our module can be easily integrated as an intellectual property core no system-on-a-chip (SoC) ASICs. A field programmable gate array (FPGA) prototype of this module was tested for functional verification and realtime operation of file and bitstream transfers between PCs. The module was fabricated in a $0.25-{\mu}m$ CMOS technology, the core size of which was only 2.79 $mm{\times}2.80mm$.