• 한국정보통신학회논문지
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• 제15권5호
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• pp.1135-1140
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• 2011

본 논문에서는 버퍼 변환과 단일 위치 레지스터 구조를 이용하여 SDRAM에서의 전력 소모를 줄이는 DTMB 디인터리버 구조를 제안하였다. 수신 성능 향상을 위해 인터리빙의 길이가 긴 DTMB의 디인터리버는 그 특성상 SDRAM에 긴 지연버퍼들을 배치하여 구현한다. 그러나 기존의 구조는 데이터를 읽고 쓸 때 마다 거의 매번 새로운 SDRAM row를 활성화하는 단점이 있다. 제안하는 구조에서는 버퍼 변환을 통해 길이가 짧은 여러 개의 지연버퍼로 변환함으로써 row 활성화 수를 줄이고, 단일 위치 레지스터 구조를 도입하여 위치 레지스터의 개수가 늘어나는 문제점을 보완하였다. 실험결과를 통해 면적은 거의 동일하면서 SDRAM에서의 전력 소모는 약 37%로 줄일 수 있음을 확인하였다.

• 대한전기학회논문지:전력기술부문A
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• 제48권1호
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• pp.52-60
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• 1999

This paper deals with a fault detection and isolation scheme for a DC motor driven centrifugal pump system. The emphasis is placed on the design and implementation of the residual generatorm, based on parity relation, that provides decision logic unit with residuals that will be further processed to detect and isolate three important faults in the system;brush fault, impeller fault, and the speed sensor fault. Two process faults are modelled as multiplicative type faults, while the sensor fault as an additive one. With multiplicative fault, the implementation of the residual generator needs the time varying transformation matrix that must be computed on-line. Typical implementation methods lack in generality because only a numerical approximation around the assumed fault levels is employed. In this paper, a new implementation method using well tranined neural network is proposed to improve the generality of the residual generator. Application results show that the fault detection and isolation scheme with the proposed residual generator effectively isolates three major faults in the centrifugal pump system even with a wide range of fault magnitude.

• 한국정보처리학회논문지
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• 제4권7호
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• pp.1851-1864
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• 1997

본 논문에서는 몇가지 규칙에 의해 ESOP(Exclusive-OR Sum-Of-Products) 함수를 간단화 하는 알고리즘을 제시하였다. 알고리즘은 두 개의 함수에 대한 곱항 변형 연산을 각 항의 상태에 따라 선택적으로 반복수행하여 간단화를 행하였다. 다치 입력 2치 다출력 함수를 최소화함으로써 입력 디코더를 이용하여 EXOR PLA를 입력의 최적화를 하였다. 4치 연산회로 함수에 본 알고리즘을 적용하여 EXOR형 논리회로를 설계하였고, 2bit 입력 디코더를 EXOR-PLA의 설계에 적용하였다. 컴퓨터 시뮬레이션(IBM PC 486 상에서 실행)을 통해 제시된 알고리즘을 여러가지 연산 회로에 적용한 결과, 함수의 입력 변수의 수와 관계없이 최소화가 가능하였고, 출력함수의 곱항수를 줄일 수 있음을 알 수 있었다.

• Nuclear Engineering and Technology
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• 제45권4호
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• pp.477-488
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• 2013

The PLC (Programmable Logic Controller) has been widely used to implement real-time controllers in nuclear RPSs (Reactor Protection Systems). Increasing complexity and maintenance cost, however, are now demanding more powerful and cost-effective implementation such as FPGA (Field-Programmable Gate Array). Abandoning all experience and knowledge accumulated over the decades and starting an all-new development approach is too risky for such safety-critical systems. This paper proposes an RPS software development process with a platform change from PLC to FPGA, while retaining all outputs from the established development. This paper transforms FBD designs of the PLC-based software development into a behaviorally-equivalent Verilog program, which is a starting point of a typical FPGA-based hardware development. We expect that the proposed software development process can bridge the gap between two software developing approaches with different platforms, such as PLC and FPGA. This paper also demonstrates its effectiveness using an example of a prototype version of a real-world RPS in Korea.

• 정보처리학회논문지D
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• 제12D권7호
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• pp.947-956
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• 2005

소프트웨어(S/W) 재공학은 S/W의 생명주기의 연장을 통한 지속적인 비즈니스 가치 창출 및 궁극적인 S/W ROI(Return on Investment) 확대에 가장 효과적인 기술 중 하나이다. 그럼에도 불구하고 S/W 재공학은 비용 소모적이며, 그 효과 역시 미흡한 어려운 작업으로 인식되어 왔다. 사실, 빈번히 발생하는 유지보수 요구에 대해 레거시 시스템들을 일치성 없이 그때그때 확장, 수정함으로써, 기존 시스템 본연의 의도를 상실 시켜 S/W시스템 아키텍쳐가 존재하지 않는 난잡한 시스템으로 전환시키는 경우가 종종 발생하고 있다. 더욱이 급격히 변하는 시스템 환경과 복잡 다양해지는 고객의 요구를 충족시킬 수 있는 새로운 S/W 시스템들을 매번 적시에(Time-to-Market) 제공하기는 거의 불가능하다. 따라서, 새로운 IT 기술의 출현과 비즈니스 정보 모델의 다양한 변경, 시스템 처리 로직의 급격한 복잡성 증가 등의 변화에 적절히 대처하기 위해서는 조직의 주요 자산으로서 레거시 시스템의 활용을 극대화할 수 있는 체계적인 재공학이 요구된다. 그러므로 본 논문에서는 레거시 시스템들의 가치를 극대화할 수 있는 체계적인 재공학 방법론 제공을 목적으로, 재공학의 초기 계획 단계에서부터 역공학 과정과 컴포넌트 변환 단계를 포함하는 재공학 프로세스와 그에 따른 구체적인 작업과 기법 및 산출물들을 명시한 레거시 시스템의 컴포넌트화 프로세스인 마르미-RE를 제안하고 간단한 사례적용 과정을 제시한다.

• 대한수학교육학회지:수학교육학연구
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• 제13권3호
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• pp.329-349
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• 2003

수학교육은 교육과정과 같은 제도와 그것을 반영하는 교과서 등의 도구로 이루어진다. 그러한 제도나 도구는 인간이 만든다. 그러므로 그것들을 만드는 사람의 수학관은 중요한 요소로 작용한다. 수학관은 수학을 하고, 배우는 동안에 형성되지만, 형성된 수학관은 수학을 하고 가르치는데 영향을 미친다. 따라서 수학교육에 관계된 사람들이 어떠한 수학관을 가지고 있느냐 하는 것은 중요한 요인이다. 이 글은 수학관으로서 변증법적 유물론에 입각한 관점을 제시한다. 수학의 발달과정과 그 결과에 변증법적 유물론이 관철되고 있다. 곧, 수학 지식은 양질전화, 대립물의 통일과 투쟁, 부정의 부정이라는 변증법적 유물론의 기본 법칙에 따라 발전해왔다. 수학에 대한 이러한 관점은 수학을 절대주의적, 상대주의적으로 보는 것과 다른 수학교육의 관점을 제공할 것이다. 이 글은 수학을 유물론의 관점과 변증법의 관점으로 분리하여 살폈다. 분석의 편의를 위해 그렇게 하였을 뿐이다.

• 건축역사연구
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• 제15권2호
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• pp.39-54
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• 2006

Focusing on the emergence of the basic course in American schools of architecture, in particular Gyorgy Kepes' courses at MIT, this paper studies the transformation of architectural pedagogy during the years after World War II. Kepes centered his architectural pedagogy on the picture plane, which was to function as the primary media for applying the principles of Gestalt psychology, that is the identification of the whole and its parts and the reciprocity between the internal human organism and the outside world. Kepes hence introduced a set of unconventional visual practices that were not readily assimilated to architectural conventions. Paralleling the establishment of the basic course, MIT also formulated a functionalist and spatial pedagogy with its two initial design studios, courses 4.721 and 4.722. These studios shared the notion that architectural design evolved from the inside toward the outside, an idea that took hold not just in the pragmatic environment of MIT's studios but also in conservative academic programs as well as in popular magazines, picture books, and exhibitions for the consumer public. The architectural surface became inseparable from the objects of art, furniture, and design, all of which were to be the generators of space. Hence, during the 1950s, the architectural surface provided a specific locus of intersection between the visual fundamentals of the basic course and the working principles of architectural design. Kepes, however, had by this time become disillusioned with architecture's potential as the medium of unity. Though he maintained the Gestalt logic of identity, he expanded it toward the goal of grander synthesis of society and consciousness freeing himself from the constraints of disciplinary instruction. In the case of Kepes, the mediating role of the picture plane was foregone in a regressive turn toward a primal, innocent, and direct experience.

• 대한임베디드공학회논문지
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• 제11권2호
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• pp.97-105
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• 2016

Microcontrollers (MCUs) for endpoint smart sensor devices of internet-of-thing (IoT) are being implemented as system-on-chip (SoC) with on-chip instruction flash memory, in which user firmware is embedded. MCUs directly fetch binary code-based instructions through bit-line sense amplifier (S/A) integrated with on-chip flash memory. The S/A compares bit cell current with reference current to identify which data are programmed. The S/A in reading '0' (erased) cell data consumes a large sink current, which is greater than off-current for '1' (programmed) cell data. The main motivation of our approach is to reduce the number of accesses of erased cells by binary code level transformation. This paper proposes a built-in write/read path architecture using binary code inversion method based on hot-spot region detection of instruction code access to reduce sensing current in S/A. From the profiling result of instruction access patterns, hot-spot region of an original compiled binary code is conditionally inverted with the proposed bit-inversion techniques. The de-inversion hardware only consumes small logic current instead of analog sink current in S/A and it is integrated with the conventional S/A to restore original binary instructions. The proposed techniques are applied to the fully-custom designed MCU with ARM Cortex-M0$^{TM}$ using 0.18um Magnachip Flash-embedded CMOS process and the benefits in terms of power consumption reduction are evaluated for Dhrystone$^{TM}$ benchmark. The profiling environment of instruction code executions is implemented by extending commercial ARM KEIL$^{TM}$ MDK (MCU Development Kit) with our custom-designed access analyzer.

• 전기학회논문지
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• 제62권2호
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• pp.155-163
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• 2013

As the increasing HIF(High Impedance Fault) with the arc cannot be easily detected for the low fault current magnitude compared to actual load in distribution line. However, the arcing current shows that the magnitude varies with time and the signal is asymmetric. In addition, discontinuous changes occur at starting point of arc. Considering these characteristics, wavelet transformation of actual current data shows difference between before and after the fault. Althogh raw data(detail coefficient) of wavelet transform may not be directly applied to HIF detection logic in a device, there are several developing methods of HIF monitoring data using the original wavelet coefficients. In this paper, a simple and effective developing methods of HIF monitoring data were analized by using the signal data through an actual HIF experiment to apply them to economic devices. The methods using the sumation of the wavelet coefficient squares in one cycle of the fundamental frequency as the energies of the wavelet coefficeits and the sumation of the absolute values were compared. Besides, the improved method which less occupies H/W resouces and can be applied to field detection devices was proposed. and also Verification of this HIF detection method through field test on distribution system in KEPCO power testing center was performed.

• 한국인터넷방송통신학회논문지
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• 제21권1호
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• pp.1-6
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• 2021

본 논문은 하드웨어 자원이 제한되는 사물인터넷 시스템의 보안을 위하여 AES 기반의 효율적인 암호화칩 설계를 제안한다. ROM 기반의 S-Box는 메모리를 액세스하는데 많은 메모리 공간이 필요함과 동시에 지연문제가 발생하게 된다. 제안한 방법에서는 저면적/고성능의 암호화 칩 설계를 위해 합성체 기반의 고속 S-Box를 설계하여 보다 빠른 연산결과를 얻도록 한다. 또한, 각 라운드 변환과정 및 키 스케쥴링 과정에서 사용되는 S-Box를 공유하도록 설계하여 보다 높은 처리율 및 적은 지연을 갖도록 한다. 설계된 AES 암호프로세서는 Verilog-HDL를 사용하여 회로동작을 기술하였으며, Xilinx ISE 14.7 툴을 이용하여 논리 합성을 수행하였다. 또한, 설계 검증은 Modelsim 10.3 툴을 이용하였으며, Xilinx XC6VLX75T FPGA 소자를 사용하여 하드웨어 동작을 검증하였다.