• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.281-284
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• 2002

Rijndael algorithm is known to a new private key block cipher which is substitute for DES. Rijndael algorithm is adequate to both hardware and software implementation, so hardware implementation of Rijndael algorithm is applied to high speed data encryption and decryption. This paper describes three implementation methods of Rijndael S-box, which is important factor in performance of Rijndael coprocessor. It shows synthesis results of each S-box implementation in Xilinx FPGA. Tllc lilree S-box implementation methods are implementation using lookup table only, implementation using both lookup table and combinational logic, and implementation using combinational logic only.

• Journal of Information Processing Systems
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• 제15권4호
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• pp.890-903
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• 2019

The single carrier frequency domain equalization (SC-FDE) technology is an important part of the broadband wireless access communication system, which can effectively combat the frequency selective fading in the wireless channel. In SC-FDE communication system, the accuracy of timing synchronization directly affects the performance of the SC-FDE system. In this paper, on the basis of Schmidl timing synchronization algorithm a timing synchronization algorithm suitable for FPGA (field programmable gate array) implementation is proposed. In the FPGA implementation of the timing synchronization algorithm, the sliding window accumulation, quantization processing and amplitude reduction techniques are adopted to reduce the complexity in the implementation of FPGA. The simulation results show that the algorithm can effectively realize the timing synchronization function under the condition of reducing computational complexity and hardware overhead.

• 대한전자공학회논문지SD
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• 제41권3호
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• pp.55-64
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• 2004

본 논문에서는 고속 멀티미디어 통신 시스템을 위한 효율적인 FFT 알고리즘과 이의 하드웨어 구현 결과를 제시한다. 제안된 알고리즘은 radix-4 버터플라이 연산자를 기반으로 구현되어 기존의 radix-2 버터플라이 연산자 기반의 알고리즘에 비해 2배의 처리율(processing rate)을 갖으며, 또한 radix-2³ 알고리즘의 비단순 승산기의 수를 줄이는 특성을 그대로 이용하므로, 같은 처리율을 갖는 radix-4 알고리즘에 비해 저면적 구현이 가능한 장점을 갖는다. 제안된 알고리즘의 하드웨어 구현 및 검증을 위해 VHDL 언어를 이용하여 MDC 파이프라인 구조를 갖는 64-point FFT 프로세서를 설계하였다. 0.6㎛ 공정을 이용하여 논리 합성한 결과, 제안된 알고리즘을 이용하여 구현한 경우, 기존의 radix가 알고리즘을 이용하여 구현하는 경우보다 약 30%정도 면적 면에서 이득을 얻을 수 있음을 확인하였다. 고속 동작이 가능하며 동시에 면적 효율적인 특성으로 인해, 제안된 알고리즘은 무선 LAN 시스템, DAB 및 DVB 시스템, ADSL/VDSL 시스템 등 고속 멀티미디어 통신 시스템에 적합한 알고리즘이라 할 수 있다.

• ETRI Journal
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• 제31권2호
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• pp.240-242
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• 2009

A computationally efficient implementation of the progressive edge-growth algorithm is presented. This implementation uses an array of red-black (RB) trees to manage the layered structure of check nodes and adopts a new strategy to expand the Tanner graph. The complexity analysis and the simulation results show that the proposed approach reduces the computational effort effectively. In constructing a low-density parity check code with a length of $10^4$, the RB-tree-array-based implementation takes no more 10% of the time required by the original method.

• 경영과학
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• 제17권2호
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• pp.1-12
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• 2000

In this study, we deals with the implementation of an optimal basis identification procedure for interior point methods. Our implementation is based on Megiddo’s strongly polynomial algorithm applied to Andersen and Ye’s approximate LP construction. Several techniques are explained such as the use of effective indicator for obtaining optimal partition when constructing the approximate LP, the efficient implementation of the problem reduction technique proposed by Andersen, the crashing procedure needed for fast dual phase of Megiddo’s algorithm and the construction of the stable initial basis. By experimental comparison, we show that our implementation is superior to the crossover scheme implementation.

• 제어로봇시스템학회논문지
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• 제11권9호
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• pp.755-760
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• 2005

This paper proposes an improved implementation algorithm for the continuous-time receding horizon control (RHC). The proposed algorithm has a feature that it has better control performance than the existing algorithm. Main idea of the proposed algorithm is that we can approximate the original RHC problem better by assuming the predicted input trajectory on the prediction horizon has a continuous form, which is constructed from linear interpolation of finite number of vectors. This, in turn, leads to improved control performance. We derive a predictor such that it takes linear interpolation into account and proposes the method by which we can express the cost exactly. Through simulation study fur an inverted pendulum, we illustrate that the proposed algorithm has the better control performance than the existing one.

• 디지털산업정보학회논문지
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• 제8권1호
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• pp.41-46
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• 2012

In this paper, An efficient circuit design algorithm considering constraint is proposed. The proposed algorithm sets up in time constraint and area constraint, power consumption constraint for a circuit implementation. First, scheduling process for time constraint. Select the FU(Function Unit) which is satisfied with time constraint among the high level synthesis results. Analyze area and power consumption of selected FUs. Constraint set for area and power constraint. Device selection to see to setting condition. Optimization circuit implementation in selected device. The proposed algorithm compared with [7] and [8] algorithm. Therefore the proposed algorithm is proved an efficient algorithm for optimization circuit implementation.

• 한국정보과학회논문지:정보통신
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• 제31권3호
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• pp.314-326
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• 2004

블루투스는 휴대폰을 비롯한 디지털 디바이스간의 탄력적이고 확장성 있는 무선 ad-hoc 네트워크를 제공할 수 있는 기술로 가능성을 인정받아왔다. 이러한 네트워크가 지원되기 위해서는 블루투스 스캐터넷(Scatternet)은 필수적인 요소이다. 그러므로 블루투스 스캐터넷과 관련되어서 현재까지 다양한 방법론이 제시되고 있다. 하지만 기존의 연구들은 시뮬레이션을 통한 방법론을 제시하는데 그치는 경우가 대부분이며, 스캐터넷의 탄력성과 확장성을 확보하지 못하고 그 복잡성으로 인해 하드웨어 구현에 제약이 있는 경우들이 많다. 본 논문에서는 실제 하드웨어 구현이 용이하고, 스캐터넷의 탄력성과 확장성을 확보할 수 있는 노드 링 스캐터넷(Node Ring Scatternet:NRS) 알고리즘을 제안하였다. 이 알고리즘은 초기 형성과 재형성 부분으로 구성이 되어 있다. 초기 형성과 관련되어 제한적 SEEK/SCAN 알고리즘을 제안하였고, 재형성과 관련되어서는 DIAC 알고리즘과 예약 복구 노드(Reserved Recovery Node) 알고리즘을 제안하였다. 또 실제 시스템 상에서 스캐터넷 알고리즘을 운용하기 위한 SFMP(Scatternet Formation & Management Protocol)을 설계하고, 상용 블루투스 하드웨어로 구현을 하여 20개의 디바이스까지의 스캐터넷 실험을 수행하였다. 실험 결과 기존의 유사 알고리즘에 비해 스캐터넷 형성 시간과 그 확률이 높은 결과를 얻었다.

• 한국통신학회논문지
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• 제24권7A호
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• pp.1005-1015
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• 1999

본 논문에서는 BPSK (binary shift keying) 방식을 사용하고 IFFT (inverse fast Fourier transform)와 FFT를 이용하여 기저 대역 변조기 및 복조기를 디지털로 구현한 MC-CDMA (multi carrier-code division multiple access) 시스템과 동일한 비트오율 (bit error rate) 성능을 갖고, 계산량과 대역폭을 줄이는 IFFT/FFT 기반의 새로운 디지털 구현 알고리즘 및 제안된 알고리즘에 적용되는 등화기 구조를 제안한다. 제안된 방법은 2개의 N/2-point 실수신호를 N/2-point IFFT와 FFT를 이용하여 동시에 변환하고 다시 복원할 수 있는 변형된 FFT 알고리즘에 기반을 두고 있다. 제안된 방법의 성능은 부가성 백색 가우시안 잡음 채널과 주파수 선택적 페이딩 채널 하에서 equal gain combiner와 maximal ratio combiner 등화기에 의한 다이버시티를 이용하여 수신했을 경우에 대한 모의실험을 통해 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.855-858
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• 1999

In this paper, we present a FPCA implementation of IDEA algorithm. Target technology is Altera FLEX 10K FPCA. The correctness of the implementation is verified by the timing simulation with max+plus II.