• 한국시뮬레이션학회논문지
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• 제11권2호
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• pp.17-29
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• 2002

There is an increasing interest in high-performance A/D(Analog-to-Digital) converters for use in integrated analog and digital mixed processing systems. Pipeline A/D converter architectures coupled with BiCMOS process technology have the potential for realizing monolithic high-speed and high-accuracy A/D converters. In this paper, the design of 12bit pipeline BiCMOS A/D converter presented. A BiCMOS operational amplifier and comparator suitable for use in the pipeline A/D converter. Test/simulation results of the circuit blocks and the converter system are presented. The main features is low distortion track-and-hold with 0-300MHz input bandwidth, and a proprietary 12bit multi-stage quantizer. Measured value is DNL=${\pm}$0.30LSB, INL=${\pm}$0.52LSB, SNR=66dBFS and SFDR=74dBc at Fin=24.5MHz. Also Fabricated on 0.8um BiCMOS process.

• 대한전자공학회논문지TC
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• 제42권7호
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• pp.71-78
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• 2005

K-Best 알고리듬은 일정한 최대 복잡도를 가지기 때문에 ML (Maximum Likelihood) 수신기나 sphere decoding 수신기에 비해 실시간 구현에 적합한 알고리듬으로 알려져 있다. 그러나 ML 수신기에 가까운 성능을 내기 위해 충분히 큰 K값을 적용할 경우 여전히 높은 복잡도를 가지게 되며, 구현에 좀 더 적합하도록 작은 K값을 적용할 경우, 최대 복잡도는 낮아지는 반면오차 전달(error propagation)에 의해 높은 SNR 영역에서 에러 플로링(error flooring)이 발생하는 문제점이 있다. 본 논문에서는 이러한 오차 전달 문제를 해결하기 위해 각 레벨 별로 K값을 감소시키는 K-reduction 기법을 제안하였으며, 모의 실험을 통해 연산량 및 비트 오차 확률 측면에서 이득이 있음을 확인하였다.

• 한국통신학회논문지
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• 제24권6B호
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• pp.1024-1031
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• 1999

본 논문에서는 고속 광대역의 정보신호를 다중경로 페이딩 환경에서 효율적으로 전송하기 위하여 M-ary QAM(Quadrature Amplitude Modulation) 신호와 OFDM(Orthogonal Frequency Division Multiplexing : 직교 주파수 분할 다중화) 전송방식을 사용할 때, 반송파의 주파수 \ulcorner셋이 발생하는 동기오차가 수신시스템에 미치는 영향과 이에 따른 OFDM-16QAM 및 OFDM-64QAM의 수신 SER(Symbol Error Rate) 성능을 분석하였다. 분석 결과, OFDM 전송시스템에서 반송파의 주파수 \ulcorner셋에 의한 인접 부채널간 간섭은 부반송파의 개수에 비례하여 크게 증가하였고, 높은 신호대 잡음전력비에서도 SER 성능에 error floor가 발생하였다. 즉, OFDM-64QAM의 경우, OFDM-16QAM보다 주파수 \ulcorner셋에 의한 SER 성능열화가 커서 정규화된 반송파의 주파수 \ulcorner셋이 0.011일 때 SER=1$\times$10-7에서 error floor가 발생하였다. 따라서, 본 연구를 통해 OFDM-16QAM과 OFDM-64QAM 시스템에서 요구 SER 성능을 만족하기 위해 허용 가능한 최대 주파수 \ulcorner셋을 결정할 수 있다.

• 전자공학회논문지SC
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• 제37권2호
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• pp.37-42
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• 2000

본 논문에서는 파이프라인드 구조의 빠른 변환 속도와 축차비교 구조의 저전력 구조를 이용하여 고속, 저전력 아날로그 디지털 변환기를 제안하였다. 제안된 구조의 변환 방법은 축차비교 구조의 변환에서 비교기를 파이프라인드 구조로 연결하여 홀드된 주기에 비교기의 기준 전위를 전 비교기의 출력 값에 의해 변환하도록 하여 고속 동작이 가능하도록 하였다. 제안된 구조에 의해 8비트 아날로그 디지털 변환기를 0.8㎛ CMOS공정으로 HSPICE를 이용하여 시뮬레이션한 결과, INL/DNL(Integral Non-Linearity/Differential Non-Linearity)은 각각 ±0.5/±1이었으며, 100㎑ 사인 입력 신호를 10MS/s로 샘플링 하여 DFT(Discrete Fourier Transform)측정 결과 SNR(Signal to Noise Ratio)은 41㏈를 얻을 수 있었다. 10MS/s의 변환 속도에서 전력 소모는 4.14㎽로 측정되었다.

• Journal of Communications and Networks
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• 제17권4호
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• pp.351-361
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• 2015

In this paper, a new decoding scheme is proposed to improve the error correcting performance of low-density parity-check (LDPC) codes in high signal-to-noise ratio (SNR) region by using post-processing. It behaves as follows: First, a conventional LDPC decoding is applied to received LDPC codewords one by one. Then, we count the number of word errors in a predetermined number of decoded codewords. If there is no word error, nothing needs to be done and we can move to the next group of codewords with no delay. Otherwise, we perform a proper post-processing which produces a new soft-valued codeword (this will be fully explained in the main body of this paper) and then apply the conventional LDPC decoding to it again to recover the unsuccessfully decoded codewords. For the proposed decoding scheme, we adopt a simple product code structure which contains LDPC codes and simple algebraic codes as its horizontal and vertical codes, respectively. The decoding capability of the proposed decoding scheme is defined and analyzed using the parity-check matrices of vertical codes and, especially, the combined-decodability is derived for the case of single parity-check (SPC) codes and Hamming codes used as vertical codes. It is also shown that the proposed decoding scheme achieves much better error correcting capability in high SNR region with little additional decoding complexity, compared with the conventional LDPC decoding scheme.

• 한국음향학회지
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• 제32권2호
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• pp.138-146
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• 2013

수동 소나는 데몬 처리를 통해 수중 표적의 방사 소음으로부터 프로펠러 정보를 분석한다. 기존 데몬 처리 기법은 신호대 잡음비(Signal to Noise Ratio)를 높이기 위해 시간 영역에 대해 음향 신호를 분할하여 중첩 처리하는 방법을 사용하였다. 다시 말해 일정 시간동안 음향 신호를 수집 및 분할 처리 후 평균을 취해 잡음의 분산(variance)을 감소시켜 신호대 잡음비를 향상시켰다. 그러나 이러한 방법은 각 처리 구간의 음향 신호가 서로 독립적이지 않아 높은 성능 향상을 위해서는 많은 시간과 연산량이 필요하다. 따라서 본 논문에서는 대역 분할 처리를 통한 데몬 처리 성능 향상 기법을 제안한다. 제안된 기법은 주파수 영역에서 음향 신호의 구간을 분할하여 데몬 처리를 수행하므로 기존 중첩 기법에 비해 짧은 시간안에 서로 독립적 음향 신호 수집이 가능하다. 따라서 기존 기법에 비해 적은 시간과 연산량으로 동일한 성능을 발휘할 수 있다. 제안된 기법은 수학적 분석 및 시뮬레이션을 통해 기존 기법에 비해 성능이 우수함을 검증하였다.

• 한국인터넷방송통신학회논문지
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• 제15권6호
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• pp.109-114
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• 2015

본 논문은 비선형 통신 채널에서 발생되는 부호간 간섭의 영향을 최소화하기 위한 적응 등화 알고리즘인 AV_MMA(Adaptive Varying-MMA)의 성능에 관한 것이다. 고차 QAM 신호에 대한 적응 등화 알고리즘에서 탭 계수 갱신을 위한 오차 신호 발생시 기존 MMA에서 constant modulus를 이용하지만, AV-MMA에서는 등화기 출력에 따라 adaptively varying modulus를 적용하므로 이를 줄일 수 있어서 전체적인 등화 성능을 개선할 수 있다. 64-QAM 신호에 대한 AV-MMA의 개선된 등화 성능의 비교를 위하여 MMA의 성능과 비교하였으며, 이를 위하여 등화기 출력 성상도, 잔류 isi, 최대 찌그러짐과 MSE와 SER을 적용하였다. 컴퓨터 시뮬레이션의 결과 모든 성능에서는 AV-MMA가 MMA보다 우월하였고, SER 성능에서 SNR이 높은 경우 강인함을 알 수 있었다.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.44-53
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• 2008

본 논문에서는 휴대용 오디고 제품의 헤드폰 구동을 위한 델타-시그마 변조기법 기반의 D급 증폭기를 제안한다. 제안된 D급 증폭기는 고성능 단일 비트 4차 델타-시그마 변조기를 이용하여 펄스폭 변조 신호를 발생시킨다. 높은 신호 대 잡음비를 얻는 것과 동시에 시스템의 안정성 확보를 위하여 시뮬레이션을 통해 변조기 루프필터의 폴과 제로를 최적화하였다. 테스트 칩은 $0.18{\mu}m$ CMOS 공정으로 제작되었다. 칩 면적은 $1.6mm^2$ 이며, 20Hz 부터 20kHz까지의 신호대역을 대상으로 동작한다. 3V 전원전압과 32옴의 로드를 사용하여 측정된 출력은 0.03% 이하의 전고조파 왜율을 갖는다.

• 한국통신학회논문지
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• 제30권2A호
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• pp.114-121
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• 2005

본 논문에서는 고속 동작을 위한 multi SHA(ammple and hold amplifier) 구조의 파이프라인 A/D 변환기 (analog-to-digital converter)를 제안하였다. 제안된 구조는 변환 속도를 높이기 위해, 동일한 SHA를 병렬로 연결하여 multi SHA를 구성하였다. 이를 비중첩 클럭(nonoverlapping clock)에서 동작하도록 하여 셀을 구성하는 SHA의 수와 비례한 빠른 샘플링 속도를 얻을 수 있도록 하였다. 제안된 구조를 적용하여 VDSL(very high-speed digital subscriber line) 모뎀의 아날로그 front-end단의 요구 사항을 만족하는 파이프라인 A/D 변환기를 설계하였다. 설계된 A/D 변환기의 DNL(differential nonlinearity)과 INL(integral nonlinearity)은 각각 $0.52LSB{\sim}-0.50LSB,\;0.80LSB{\sim}-0.76LSB$의 특성을 나타내어 설계 사양을 만족함을 확인하였다. 또한 2048 point에 대한 FFT를 수행한 결과 SNR이 약 66dB로 10.7 비트의 해상도가 얻어짐을 확인하였으며, 전력 소모는 24.32mW로 측정되었다.

• 한국정보통신학회논문지
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• 제15권2호
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• pp.279-285
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• 2011

차세대 무선통신에서는 현재 서비스 되고 있는 성능보다 높은 BER(Bit Error Rate)의 성능을 요구한다. 기존의 DVB-RCS(Digital Video Broadcasting - Return Channel via Satellite)에서 사용중인 이진 터보 코드(Double binary Turbo code)는 높은 SNR(에서 오류마루 현상이 발생하여 차세대 무선통신에서 사용하기가 어려움이 있다. 따라서 본 논문에서는 DVB-RCS NG에 적합한 부호화 방식으로 3D-터보 코드(Tthird-dimension Turbo code)의 부복호화기의 구조를 분석하고 성능분석 하였다. 3D-터보 코드는 기존의 DVB-RCS 방식에 rate-1인 post-encoder를 첨가시켜 오류마루 현상을 보완한 부호화기이다. 3D-터보 코드는 post-encoder의 형태, 인터리빙 기법, ${\lambda}$값의 변화에 따라 성능이 달라지므로 본 논문에서는 각 파라메타에 대한 최적의 값을 제시하였다. 전체적으로 3D-터보 코드가 기존의 DVB-RCS 터보 코드에 비해 성능이 우수하고 기존의 문제점인 오류마루 현상을 해결할 수 있음을 알 수 있다.