• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -2
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• pp.711-714
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• 2000

In this paper, we propose a high-speed multiplier-free realization using ROM’s to store the results of coefficient scalings in Combination With higher signal rate and pipelined operations. We show that hardware multipliers are not needed. By varying some parameters, the proposed structure provides various combinations of hardware and clock speed (or through-put). An example is given comparing the proposed realization with the distributed arithmetic (DA) realization. Results show that With Proper Choices of the Parameters the proposed structure achieves a faster processing speed with less hardware, as compared to the DA realization.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 G
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• pp.2944-2946
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• 1999

In this paper, digital circuit evolution is proposed as an intrinsic evolvable system. Evolutionary hardware is a reconfigurable one which adapt itself to the environment and evolve its structure to realize desired performance. By using special FPGA and genetic algorithm, we have made a prototype of intrinsic hardware evolution system. As an example for digital circuit evolution, full adder realization is performed. As the result of this, a very complex structure of digital circuit performing full adder was created. Analysis made on the hardware revealed that some undetermined circuits were developed.

• 전기전자학회논문지
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• 제15권1호
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• pp.10-14
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• 2011

In this paper, we present an efficient hardware architecture of unrolling image mapper of catadioptric omnidirectional imaging systems. The catadioptric omnidirectional imaging systems generate images of 360 degrees of view and need to be transformed into panorama images in rectangular coordinate. In most application, it has to perform the panorama unrolling in real-time and at low-cost, especially for high-resolution images. The proposed hardware architecture adopts a software/hardware cooperative structure and employs several optimization schemes using look-up-table(LUT) of coordinate conversion. To avoid the on-line division operation caused by the coordinate transformation algorithm, the proposed architecture has the LUT which has pre-computed division factors. And then, the amount of memory used by the LUT is reduced to 1/4 by using symmetrical characteristic compared with the conventional architecture. Experimental results show that the proposed hardware architecture achieves an effective real-time performance and lower implementation cost, and it can be applied to other kinds of catadioptric omnidirectional imaging systems.

• 전기전자학회논문지
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• 제24권2호
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• pp.497-501
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• 2020

안개가 낀 악조건의 날씨에서도 자율주행 및 지능형 CCTV가 정상적으로 동작하기 위해 안개 제거 기술이 필수적이다. 안개 제거 기술에서도 특히 대기강도 추정 방법이 중요하다. 본 논문에서는 불필요한 연산량을 줄이고 여러 가지 입력 영상에서도 효과적으로 대기강도를 추정할 수 있는 패치 기반 대기강도 추정 알고리즘과 하드웨어 구조를 제안한다. 알고리즘은 대중적으로 널리 사용되는 쿼드트리 방식과 비교했으며, 하드웨어 설계는 국제 표준 4K 영상에 실시간 대응할 수 있는 구조로써 XILINX사의 xc7z045-ffg900 목표 보드를 사용하여 FPGA 검증을 했다.

• 한국정보통신학회논문지
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• 제10권2호
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• pp.283-290
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• 2006

셀룰러 신경망(Cellular Neural Network: CNN)은 간단한 처리요소인 셀들의 배열로 이루어져 있으며 각 셀들은 국부적인 연결특성과 공간불변 템플릿 특성을 갖는다. 따라서 CNN은 하드웨어로 구현하는데 매우 적합한 구조를 갖는다. 그러나 CNN 하드웨어 프로세서를 실제의 대형 영상의 화소와 1:1로 매핑하는 것은 불가능하다. 본 논문에서는 소규모의 CNN 셀 블록을 사용하여 대규모의 영상을 블록단위로 처리하는 실용적인 시다중화 영상처리 기법을 적용할 수 있는 파이프라인 입${\cdot}$출력을 갖는 $5{\times}5$ CNN 하드웨어 프로세서를 설계하였다. 그리고 윤곽선 검출과 그림자 검출 실험을 통하여 구현된 CNN 하드웨어 프로세서의 동작을 검증하였다.

• 한국정보통신학회논문지
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• 제13권2호
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• pp.293-298
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• 2009

본 연구에서는 193비트 타원곡선 암호화프로세서를 보조프로세서 형태로 제작하여 FPGA에 구현하였다. 프로그램 레벨에서 최적화된 알고리즘과 수식을 제안하여 증명하였고, 검증을 위해 Verilog와 같은 하드웨어 기술언어를 통하여 다시 한번 분석 하여 하드웨어 구현에 적합하도록 수정하여 최적화 하였다. 그 이유는 프로그래밍 언어의 순차적으로 컴파일되고 실행되는 특성이 하드웨어를 직접 구현하는 데에 본질적으로 틀리기 때문이다. 알고리즘적인 접근과 더불어 하드웨어적으로 2중적으로 검증된 하드웨어 보조프로세서를 Altera 임베디드 시스템을 활용하여, ARM9이 내장되어 있는 Altera CycloneII FPGA 보드에 매핑하여 실제 칩 프로토타입 IP로 구현하였다. 구현된 유한체 연산 알고리즘과 하드웨어 IP들은 실제적인 암호 시스템에 응용되기 위하여, 193 비트 이상의 타원 곡선 암호 연산 IP를 구성하는 라이브러리 모듈로 사용될 수 있다.

• 전기전자학회논문지
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• 제26권2호
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• pp.226-231
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• 2022

정보 엔트로피의 개념은 다양한 분야에서 폭넓게 응용되고 있다. 최근 영상처리 분야에서도 정보 엔트로피 개념을 응용한 기술들이 많이 개발되고 있다. 현대 산업에서 컴퓨터 비전 기술들의 중요성과 수요가 증가함에 따라, 영상처리 기술들이 현대 산업에 효율적으로 적용되기 위해서는 실시간 처리가 가능해야 한다. 영상의 엔트로피 값을 추출하는 것은 소프트웨어로는 계산량이 복잡해 실시간 처리가 어려우며 실시간 처리가 가능한 영상 엔트로피 필터의 하드웨어 구조는 제안된 적이 없다. 본 논문에서는 barrel shifter를 사용하여 실시간 처리가 가능한 히스토그램 기반 엔트로피 필터의 하드웨어 구조를 제안한다. 제안한 하드웨어는 Verilog HDL을 이용하여 설계하였고, Xilinx사의 xczu7ev-2ffvc1156을 Target device로 설정하여 FPGA 구현하였다. Xilinx Vivado 프로그램을 이용한 논리합성 결과 4K UHD의 고해상도 환경에서 최대 동작 주파수 750.751MHz를 가지며, 1초에 30장 이상의 영상을 처리하며 실시간 처리 기준을 만족함을 보인다.

• 한국컴퓨터정보학회논문지
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• 제28권1호
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• pp.71-78
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• 2023

본 논문에서는 함정 전투관리체계 소프트웨어 중 하나인 TV비디오 소프트웨어의 구조를 분석하고, 함정 하드웨어 단종대체로 인한 소프트웨어 수정을 최소화하는 표준 아키텍처를 제안한다. 하드웨어 변경에 따른 TV비디오 소프트웨어의 가변요소와 공통요소를 휘처 기반 재사용 방법(FORM:Feature-Oriented Reuse Method)을 통해 함정 전투관리체계와 통신하고 TV화면을 전시하는 공통 부분과 운용자와 TV카메라 사이의 통신을 하는 가변부분을 분리하여 함정 하드웨어 단종대체 시 수정되는 클래스가 최소화 되도록 클래스 구조를 새롭게 설계하였다. 또한, Strategy 디자인 패턴을 적용하여 하드웨어 단종대체 시 하드웨어 종속 API를 직접 사용하는 클래스를 효율적으로 추가 및 수정하고, 단종품과 대체품 모두 사용가능한 소프트웨어가 되도록 설계하였다. 마지막으로 기존 TV비디오 소프트웨어와 제안하는 TV비디오 소프트웨어의 신뢰성시험 수행 시간 및 기능시험 수행 시간을 측정하여 비교하였고, 최종적으로 하드웨어 단종대체 비용이 감소된 것을 확인하였다.

• 한국게임학회 논문지
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• 제14권6호
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• pp.29-38
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• 2014

대규모 실내 3D 게임 장면에서 차폐 컬링 정보를 미리 계산하는 잠재적 가시 집합(potentially visible set: PVS)은 데이터를 처리하고 저장해야하는 양이 상당히 크지만 많은 부분이 0으로 표현된다. 본 논문에서는 모바일 환경의 3D 게임 장면 트리 구성 중에 PVS 데이터를 ZRLE (zero run length encoding) 방식으로 압축하는 효과적인 하드웨어 압축 구조를 설계한다. 3D 게임 시뮬레이션을 통하여 제안하는 구조의 PVS 데이터 압축 비율, PVS 컬링과 절두체 컬링에 따른 렌더링 속도 (frame per second: FPS)를 분석하였다.

• 한국통신학회논문지
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• 제29권1C호
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• pp.119-128
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• 2004

이 논문에서는 곱셈기를 사용하지 않고 덧셈기 만을 사용하여 DCT를 효과적으로 수행하는 저전력 구조를 제안하였다. 고속처리가 가능하면서도 구현 하드웨어의 크기를 최소화하기 위하여 8-point DCT를 4 cycle에 수행하는 구조를 사용하였다. 즉, 첫 번째 cycle에서 사용한 계수용 하드웨어를 두 번째부터 네 번째까지의 계산에서도 공통으로 사용할 수 있는 구조를 채택하였다. 덧셈기 만을 사용하는 기존의 구조들은 CSD(Canonic signed digit)형의 계수를 사용하여 덧셈의 수를 줄이고 있다. 본 논문에서는 Common subexpression sharing 방식을 채용함으로서 하드웨어를 더욱 감소시킬 수 있는 구조를 제안하였다. 그 결과 8-point DCT의 경우에 CSD 만을 사용한 구조와 비교하여 19.5%의 덧셈 수 감소 효과를 달성하였다.