• 전자공학회논문지B
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• 제31B권4호
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• pp.123-128
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• 1994

Hardware realization of a digital 2-D homomorphic filter for real time contrast enhancement of video signal is presented. In homomorphic filter, logarithmic and exponential conversion used the memory lookup table method and because the hardware is implemented by multiplierless TTL devices, it can be designed to specific IC. The contrast gain can be controlled externally and the transfer function of homomorphic filter can be easily varied by the change of lookup table memory data.

• 한국정보처리학회논문지
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• 제2권1호
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• pp.106-118
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• 1995

본 연구에서는 스케쥴링과 하드웨어 할당에 관련된 상위단계합성에서 최적설계 방법론을 효과적으로 변형된 시뮬레이티드 어닐링 기법을 사용하여 정립한다. 또한 정립된 기법을 디지탈필터(DF : digital filter)의 설계에 적용하여 파이프라인 DF 의 경우 최적설계시에 속도와 하드웨어의 최적의 절충 문제와 어레이 DF에서의 해석 에 관련된 문제점을 검토한다. 이러한 적용사례를 통해 제안된 방법이 보다 빠른 시간 에 향상된 비용함수값을 줄 수 있음이 확인되고 복잡한 디지탈필터 설계에 이용될 수 있음이 입증된다.

• 한국통신학회논문지
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• 제10권6호
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• pp.327-334
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• 1985

벡터 승산 구조를 이용하여 다중채널 FIR디지털 필터를 구성하기 위한 한 기법을 제안하였다. 제안된 기법은 하드웨어의 구성을 간소화시키고, 동작속도를 개선할 수 있었다. 위의 기법으로 구성된 4채널 디지털 필터의 주파수 응답은 Remez방식으로 시뮬레이션하여 얻어진 주파수 응답과 전 일치하였다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2004년도 ICCAS
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• pp.1577-1580
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• 2004

This paper proposes a design and implementation of transversal adaptive digital filter using LMS (Least Mean Squares) adaptive algorithm. The filter structure is based on Distributed Arithmetic (DA) which is able to calculate the inner product by shifting and accumulating of partial products and storing in look-up table, also the desired adaptive digital filter will be multiplierless filter. In addition, the hardware implementation uses VHDL (Very high speed integrated circuit Hardware Description Language) and synthesis using FLEX10K Altera FPGA (Field Programmable Gate Array) as target technology and uses Leonardo Spectrum and MAX+plusII program for overall development. The results of this design are shown that the speed performance and used area of FPGA. The experimental results are presented to demonstrate the feasibility of the desired adaptive digital filter.

• 전자공학회논문지B
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• 제30B권5호
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• pp.27-33
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• 1993

This paper describes the hardware implementation of 2-D FIR digital filter for a real-time image processing. Generally, the most time-consuming operation in signal processing is the multiplication operation. To avoid it in digital filter. Pelid and Liu proposed the distributed arithmetic method for the one-dimensional case. The implementation method proposed in this paper is to extend Pelid's method to two-dimensional FIR filter using simple ROM lookup table and to use the technique of pipe lining two main operations of memory access and arithmetic. As a result, the speed of our proposed hardware implementation is two times faster than that of conventional methods and can be close to the real time speed.

• 디지털산업정보학회논문지
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• 제13권3호
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• pp.35-42
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• 2017

This paper presents hardware implementation of background timing-skew calibration technique for time-interleaved analog-to-digital converters (TI ADCs). The timing skew between any two adjacent analog-digital (A/D) channels is detected by using pure digital Finite Impulse Response (FIR) delay filter. This paper includes hardware architecture of the system, main units and small sub-blocks along with control logic circuits. Moreover, timing diagrams of logic simulations using ModelSim are provided and discussed for further understanding about simulations. Simulation process in MATLAB and Verilog is also included and provided with basic settings need to be done. For hardware implementation it not practical to work with all samples. Hence, the simulation is conducted on 512 TI ADC output samples which are stored in the buffer simultaneously and the correction arithmetic is done on those samples according to the time skew algorithm. Through the simulated results, we verified the implemented hardware is working well.

• 전력전자학회논문지
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• 제10권3호
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• pp.290-295
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• 2005

전동기 위치 또는 속도를 측정하기 위하여 많이 사용되고 있는 증분형 엔코더의 출력신호는 고주파 디지털 신호로 PWM 인버터 등 전력용반도체 회로의 스위칭에 의하여 발생되는 전자파에 많은 영향을 받으며, 이 엔코더 출력신호에 포함한 노이즈는 일반적인 저역필터로 제거하기 힘들다. 본 논문에서는 엔코더 신호에 포함된 노이즈 성분을 완전히 제거할 수 있는 엔코더 출력신호 노이즈 제거용 디지털 필터회로를 개발하였다. 노이즈의 특성 즉 노이즈 주파수에 따라 필터내의 카운터 값 및 입력 클럭의 주파수를 쉽게 변경시킬 수 있으므로 어떤 노이즈 성분도 거의 완벽하게 노이즈를 제거할 수 있다. 시뮬레이션 및 실험을 통하여 이 디지털 필터의 성능을 확인하였다.

• 한국통신학회논문지
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• 제11권3호
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• pp.217-226
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• 1986

DQSM알고리즘을 이용하여 다중채널 FIR디지털 필터를 구성하기 위한 한 기법을 제안하였다. 본 논문에서는 Double precision 알고리즘과 절대치회로를 이용하여 ROM용량을 감소시키고 절대치회로의 논리레벨의 단계를 줄이므로 동작속도를 개선할 수 있었다. 위의 기법으로 구성된 4채널 FIR디지탈필터의 주파수응답은 Remez exchange 알고리즘으로 시뮬레이션하여 얻어진 주파수응답과 잘 일치하였다.

• 정보학연구
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• 제9권1호
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• pp.33-39
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• 2006

This study is for the contents of development to the hardware system and software driving algorithm to implement the frequency band of about 7KHz los pass digital filter which has the cut-off frequency of 392Hz by interfacing of a microprocessor with its peripheral analog-to-digital converter chip and digital-to-analog converter chip. The simplicity of digital filter design without difficulty and the implementation of programmed digital filter can be realized by providing the interfacing method to implement the law pass digital filter for the biological signals and the realization method of computer algorithm by a microprocessor.

• 한국항행학회논문지
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• 제25권5호
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• pp.363-369
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• 2021

본 논문에서는 텔레메트리 시스템을 위한 가변 컷 오프 주파수 및 가변 샘플레이트 특성을 지니는 저면적 다채널 디지털 필터구조를 제안한다. 제안하는 디지털 필터는 임의의 컷 비율에 대해 필터 뱅크의 추가적인 설계 없이 컷 오프 주파수와 샘플레이트를 가변적으로 사용할 수 있는 필터 뱅크를 구현함으로써 하드웨어 면적을 줄일 수 있었다. 또한, 멀티플렉서 (MUX; Multiplexer) 컨트롤을 통해 통과하는 필터의 개수에 따라 샘플레이트를 가변적으로 선택할 수 있는 구조를 제안한다. 제안하는 디지털 필터는 Quartus의 FIR (finite impulse response) IP (intellectual property)의 TDM (time division multiplexing)을 이용함으로써, TDM을 사용하지 않았을 때보다 면적이 큰 DSP (digital signal processing) 블록을 80개에서 1개로 줄일 수 있었다. Kaiser 창 함수를 이용하여 Matlab을 통해 필터의 차수와 계수를 계산하였으며, VHDL (very high speed integrated circuits hardware description language)을 통해 하드웨어로 구현하였다. 텔레메트리 시스템에 적용 후, 실험 결과를 통해 제안하는 디지털 필터가 정상적으로 동작하고 있음을 확인하였다.