• 전자공학회논문지C
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• 제35C권12호
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• pp.13-22
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• 1998

본 논문에서는 CMOS VLSI 회로의 IDDQ 테스팅을 위한 0.8㎛ single-poly two-metal CMOS 공정으로 제작된 고성능 내장형 전류감지기를 제안한다. 테스트 대상회로는 브리징 고장이 존재하는 4 비트 전가산기를 사용하였다. 크기가 다른 두 개의 nMOS를 사용하여 저항값이 다른 두 개의 브리징 고장을 삽입하였다. 그리고 게이트 단자를 제어하여 다양한 고장효과를 실험하였다. 제안된 내장형 전류감지기는 테스트 대상회로에 사용되는 클럭의 주기 끝에서 고장전류를 검사하여 기존에 설계된 내장형 전류감지기 보다 긴 임계전파지연 시간과 큰 면적을 가지는 테스트 대상회로를 테스트 할 수 있다. HSPICE 모의실험과 같이 제작 칩의 실험결과 제안한 내장형 전류감지기가 회로 내에 삽입된 브리징 고장을 정확하게 검출함을 확인하였다.

• 한국전자파학회논문지
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• 제27권10호
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• pp.917-925
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• 2016

슈미트 트리거 로직(Schmitt Trigger Logic)은 디지털 회로의 노이즈에 대한 내성을 향상시키기 위해 히스테리시스 특성을 보이는 게이트를 제안한 설계 방법이다. 슈미트 트리거 특성을 보이는 설계 방법 중 최근에 제안된 substrate bias를 조정하여 구현하는 Dynamic Threshold voltage MOS(DTMOS) 방법을 사용할 경우, 게이트 수를 늘이지 않고 내성을 향상 시킬 수 있는 설계방법이나, 범용 CMOS 공정에서 구현하여 시뮬레이션으로 예상하는 성능을 얻을 수 있는지는 검증되지 않았다. 본 연구에서는 $0.18{\mu}m$ CMOS 공정에서 DTMOS 설계 방법을 구현하여 히스테리시스 특성을 측정하여 검증하였다. DTMOS 슈미트 트리거 버퍼, 인버터, 낸드, 노어 게이트 및 간단한 디지털 로직 회로를 제작하였으며, 히스테리시스 특성, 전력 소모, 딜레이 등의 특성들을 관찰하고, 일반적인 CMOS 게이트로 구현된 회로와 비교하였다. 노이즈에 대한 내성이 향상되는 것을 Direct Power Injection(DPI) 실험을 통해 확인하였다. 본 논문을 통해 제작된 DTMOS 슈미트 트리거 로직은 10 M~1 GHz 영역에서 전자파 내성이 향상된 것을 확인할 수 있었다.

• 한국정보통신학회논문지
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• 제11권9호
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• pp.1717-1723
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• 2007

본 연구에서는 PLZT(10/30/70), PLT(10), PZT(30/70) 강유전체 박막을 이용한 quasi-MFISFET (Metal-Ferroelectric-Insulator-Semiconductor FET) 소자를 제작하여 드레인 전류 특성을 조사하였다. 이로부터, quasi-MHSFET 소자의 드레인 전류 크기가 강유전체 박막의 분극 크기에 따라 직접적인 영향을 받으며 결정된다는 사실을 알 수 있었다. 또, ${\pm}5V$ 와 ${\pm}10V$의 게이트 전압변화를 주었을 때 메모리 윈도우는 각각 0.5V 와 1.3V 이었고, 강유전체 박막에 인가되는 전압에 의해 만들어지는 항전압의 변동에 따라 메모리 윈도우가 변화된다는 사실을 확인할 수 있었다. MFISFET 소자의 retention 특성을 알아보기 위 해 PLZT(10/30/70) 박막의 전기장과 시간지연에 따른 누설전류 특성을 측정하여 전류밀도 상수 $J_{ETO}$, 전기장 의존 요소 K, 시간 의존 요소 m을 구하고, 이들 파라미터를 이용하여 시간에 따른 전하밀도의 변화를 정량적으로 분석하였다.

• 국제학술발표논문집
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• The 3th International Conference on Construction Engineering and Project Management
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• pp.472-478
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• 2009

The scopes of the supply chain management in construction projects has expanded from the field management focusing on field storage, transportation, and lifting to the whole supply chain from the materials to field. The expansion of the supply chain management can raise the possibilities of leaner production, which enables shortened lead time of the difficult-to-operate materials, and prevents the work interference or delay. However, the expanded management range requires more information and management than an existing management style currently used for factory production of iron frame, curtain wall, PC, etc. In addition, there are limitations that expand the existing management style into the new supply chain management in construction projects and therefore it is required to automate the existing management style in order to extend the management range. The objective of this study is to propose the process and equipment that can manage the supply chain of the materials which range from the factory production to the field storage based on RFID/USN techniques, introducing small-sized transportation equipment(intelligent pallet), the vehicle tool kit(intelligent trailer), and in-and-out management equipment(Gate Sensor) as a prototype to effectively develop the appliances for operating the proposed process, and present the application possibility of the appliances. The full paper will present then the test results that the proposed appliances for the supply chain management automatically transmit and receive the generated information between the appliances or the appliance and sever under various wireless network circumstances such as zigbee, wibro, Wi-Fi, and CDMA.

• Advances in nano research
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• 제15권6호
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• pp.521-531
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• 2023

Quantum-dot cellular automata (QCA) has shown great potential in the nanoscale regime as a replacement for CMOS technology. This work presents a specific approach to static random-access memory (SRAM) cell based on 2:1 multiplexer, 4-bit SRAM array, and 32-bit SRAM array in QCA. By utilizing the proposed SRAM array, a single-layer 16×32-bit SRAM with the read/write capability is presented using an optimized signal distribution network (SDN) crossover technique. In the present study, an extremely-optimized 2:1 multiplexer is proposed, which is used to implement an extremely-optimized SRAM cell. The results of simulation show the superiority of the proposed 2:1 multiplexer and SRAM cell. This study also provides a more efficient and accurate method for calculating QCA costs. The proposed extremely-optimized SRAM cell and SRAM arrays are advantageous in terms of complexity, delay, area, and QCA cost parameters in comparison with previous designs in QCA, CMOS, and FinFET technologies. Moreover, compared to previous designs in QCA and FinFET technologies, the proposed structure saves total energy consisting of overall energy consumption, switching energy dissipation, and leakage energy dissipation. The energy and structural analyses of the proposed scheme are performed in QCAPro and QCADesigner 2.0.3 tools. According to the simulation results and comparison with previous high-quality studies based on QCA and FinFET design approaches, the proposed SRAM reduces the overall energy consumption by 25%, occupies 33% smaller area, and requires 15% fewer cells. Moreover, the QCA cost is reduced by 35% compared to outstanding designs in the literature.

• 한국수자원학회논문집
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• 제56권10호
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• pp.603-617
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• 2023

본 연구는 포말대 흐름의 난류특성에 대한 이해를 목표로 한다. 포말대 흐름을 재현하기 위해 이중 댐-붕괴 파랑생성법이 제시되었다. 기존 단일 댐-붕괴 실험과 비교하여 이중 댐-붕괴 실험은 두 개의 수문의 개방 시간을 조절하여 처오름과 처내림의 다양한 상호작용을 구현할 수 있다. 수치모형으로는 OpenFOAM의 overInterDyMFoam이 활용되었다. overInterDyMFoam은 밀도가 다른 두 유체(i.e., 공기, 물)의 경계면 추적기법과 동격자 및 중첩 격자 기법을 결합한 모형이다. 질량보존 및 운동량 방정식으로는 𝜅-𝜖 난류모형이 결합된 이차원 Reynolds-Averaged Navier-Stokes 모형이 채택되었다. 수치모형실험 결과는 수리모형실험의 수심 및 흐름 방향 유속 시계열과 비교하여 정확도가 검증되었다. 난류 운동 에너지 분포특성을 확인하여 각 흐름 단계(i.e., 처오름, 처내림, 흐름의 상호작용)의 난류 진화 특성을 고찰하였다.

• 대한전자공학회논문지TC
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• 제42권2호
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• pp.61-74
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• 2005

디지털 멀티미디어 방송(DMB)은 대용량의 멀티미디어 정보를 무선환경의 이동체에 전송하기 위해 제안된 방식이다. 이러한 멀티미디어 서비스를 제공하기 위해 DM시스템은 COFDM 변조방식을 사용하여 다중 경로 페이딩 현상을 극복하고, 동시에 강력한 채널오류 정정 능력을 필요로 한다. DMB 수신기를 위한 비터비 디코더(구속장 7, code rate 1/4)는 가변 부호화된 데이터의 복호화를 수행해야 하고, 방송시스템이므로 실시간으로 동작하기 위해서 효율적인 구조를 가져야 한다. 따라서 DMB 시스템을 위한 비터비 디코더를 구현하기 위해서는 복호화 과정을 고속으로 수행할 수 있는 별도의 전용 하드웨어 모듈을 설계하는 것이 바람직하다. 본 논문에서는 많은 연산량을 효율적으로 줄일 수 있는 결합된 Add-Compare-Select(ACS)와 Path Metric Normalization(PMN)구조를 새롭게 제안하고자 한다. PMN구조에서의 단점인 comparison tree에 의한 임계 경로(critical path)의 문제를 고정치(fixed value)에 의한 선택 알고리즘을 적용함으로써 고속 동작이 가능하게 하였고, ACS구조에서는 분할 기법(decomposition method)과 선계산(pre-computation)을 이용하여 덧셈기, 비교기, 표준화기의 복잡도를 줄일 수 있도록 하였다. 시뮬레이션 결과 펑처드 비터비 디코더는 일반적인 구조를 적용했을 때 보다 면적 $3.78\%$, 전력소모 $12.22\%$, 최대 게이트 지연 $23.80\%$의 감소율을 보였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 추계학술대회 논문집 Vol.21
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• pp.10-10
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• 2008

Silicide is inevitable for CMOSFETs to reduce RC delay by reducing the sheet resistance of gate and source/drain regions. Ni-silicide is a promising material which can be used for the 65nm CMOS technologies. Ni-silicide was proposed in order to make up for the weak points of Co-silicide and Ti-silicide, such as the high consumption of silicon and the line width limitation. Low resistivity NiSi can be formed at low temperature ($\sim500^{\circ}C$) with only one-step heat treat. Ni silicide also has less dependence of sheet resistance on line width and less consumption of silicon because of low resistivity NiSi phase. However, the low thermal stability of the Ni-silicide is a major problem for the post process implementation, such as metalization or ILD(inter layer dielectric) process, that is, it is crucial to prevent both the agglomeration of mono-silicide and its transformation into $NiSi_2$. To solve the thermal immune problem of Ni-silicide, various studies, such as capping layer and inter layer, have been worked. In this paper, the Ni-silicide utilizing Pd stacked layer (Pd/Ni/TiN) was studied for highly thermal immune nano-scale CMOSFETs technology. The proposed structure was compared with NiITiN structure and showed much better thermal stability than Ni/TiN.

• 대한전자공학회논문지SD
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• 제37권5호
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• pp.55-65
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• 2000

본 논문에서는 CPF(Carry-Propagation-Free)의 특성을 갖는 RB(Redundant Binary)연산을 이용한 새로운 구조의 24비트 2의 보수 덧셈기를 설계하였다. TC2RB(Two's Complement to RB SUM converter)의 속도와 트랜지스터 개수를 줄이기 위해 MPPL(Modifed PPL) XOR/XNOR 게이트를 제안하고 고속 RB2TC(RB SUM to Two's Complement converter)를 사용한 두 가지 형태의 덧셈기를 제안하였다. 각 덧셈기의 특징을 살펴보면, TYPE 1 덧셈기는 VGS(Variable Group Select) 방식을 사용하여 덧셈기의 속도를 향상시켰으며 TYPE 2 덧셈기는 64비트 GCG(Group Change bit Generator)회로와 8비트 TYPE 1 덧셈기를 사용하여 속도를 향상시켰다. 64비트 TYPE 1 덧셈기의 경우 CLA와 CSA에 비해 각각 23.5%, 29.7%의 속도 향상을 TYPE 2 덧셈기의 경우 각각 41.2%, 45.9%의 속도 향상을 기대할 수 있다. 레이아웃된 24비트 TYPE 1과 TYPE 2 덧셈기의 전달지연 시간은 각각 1.4ns와 1.2ns로 나왔다. 제안한 덧셈기는 매우 규칙적인 구조를 가지고 있기 때문에 빠른 시간에 회로 설계 및 레이아웃이 가능하며 마이크로프로세서나 DSP 등과 같이 고속연산을 필요로 하는 경우에 적합하다.

• 대한의용생체공학회:의공학회지
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• 제20권1호
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• pp.107-113
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• 1999

본 연구의 목적은 작은 부위의 종양 또는 수술후 잔여종양을 검출할 수 있는 소형 고성능 영상용 감마프로브를 개발하는 것이다. 감마프로브의 검출기 시스템을 위해 위치민감형 광전자증배관(PSPMT)을 사용하였고, -1000V의 고전압을 공급하였다. 섬광체는 직영 7.62cm, 두께 9.5mm인 NaI(Tl)를 사용하였으며, 광학그리스를 이용하여 NaI(Tl)와 PSPMT를 접합시켰다. 조준기는 평형육각구멍조준기로써 직경 1.3mm, 격벽 두께 0.22mm, 그리고 길이 40mm이었다. 신호처리시스템은 위치신호처리와 트리거신호처리로 구분되며, 위치신호처리는 전단증폭기, 주증폭기를 거쳐 가산, 감산, 제산신호회로를 이용하여 얻었고, 트리거신호는 가산증폭기, 일정분획식별기 그리고 게이트 모듈을 이용하여 얻었다. 데이터 획득은 Gamma-PF 인터페이스 보드를 경우유하여 PIP 소프트웨어와 펜티엄 PC에 제어되었다. 영상연구를 위해 점선원을 이용하여 장균이도 영상과 슬릿마스크 영상을 얻었다. 그리고 조준기를 사용하여 두 개의 구멍팬텀 영상을 얻었다. 고유공간분해능은 3.97mm이었으며, 시스템 공간분해능은 5.97mm이었다. PSPMT를 이용하여 개발한 소형 감마프로브에 의해 획득된 팬텀영상은 좋은 영상질을 보여주었으며, 임상적용을 위해서는 영상특성의 최적화 연구가 계속되어야할 것으로 생각된다.