• 한국산업정보학회논문지
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• 제18권3호
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• pp.17-26
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• 2013

We have developed an ideal functionality for security requirement of functional encryption schemes. The functionality is needed when we want to show the security of a functional encryption scheme in universal composable (UC) framework. A functionality $F_{fe}$ was developed to represent ideal respond of a functional encryption scheme against any polynomial time active attacker. We show that UC security notion of functional encryption scheme $F_{fe}$ is as strong as fully secure functional encryption in an indistinguishable game with chosen cipher text attack. The proof used a method that showing for any environment algorithm, it can not distinguish ideal world where the attacker play with ideal functionality $F_{fe}$ and real world where the attacker play a fully secure functional encryption scheme.

• 융합보안논문지
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• 제15권5호
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• pp.29-35
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• 2015

네트워크 보안 암호화 방식은 단대단 암호화 방식과 링크간 암호화 방식으로 구분된다. 네트워크 환경에서 보안 품질요구사항 이란 시스템이 제공해야 할 보안품질 속성의 수준이다. 품질속성은 관찰할 수 있고 측정할 수 있어야 하기 때문에 품질 요구사항도 가능하면 정확한 수치로 제시되어야 한다. 품질 요구사항이 정의되어야 구체적 품질 관리 목표가 설정된다. 품질속성에서 기능적 요구사항은 암호화를 통해 얻을 수 있는 서비스 기능에 대한 요구조건이다. 비 기능적 요구사항은 암호화를 통해 얻을 수 있는 서비스의 품질 요구조건이다. 본 연구에서 제안하는 암호화 품질 평가체계는 기능적 요구사항과 비 기능적 요구사항 2개영역으로 도출한다. 평가지표의 동일 분류내 척도를 산출한 후 각 지표의 품질 측정값에 대한 연계지표를 작성한다. 품질평가 매트릭스는 품질측정 값에 대한 연계지표 분석용 2-factor 평가로서 기능적 요구사항과 비기능적 요구사항 두 가지 기준으로 평균치를 산출 한다. 산출결과는 추세를 분석하여 종합 평가가 가능하도록 한다. 이와같은 방식을 적용할 경우 네트워크 보안 암호화 품질평가의 기반을 구성할 수 있다.

• 전자공학회논문지
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• 제51권1호
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• pp.57-70
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• 2014

내적 암호화 방식은 비밀키와 암호문 사이에 파인 그레인 관계를 제공하는 암호학적 프리미티브이다. 본 논문은 완전한 속성 은닉 보호를 수행하는 새로운 IPE 방식을 제안한다. 제안한 IPE 방식은 합성 위수의 bilinear groups에 기반한다. 본 논문에서는 이중 암호화 시스템 체계를 사용하여 제안한 IPE의 완전한 속성 은닉 보호를 증명한다. 성능 분석에서 기존의 IPE 방식들과 제안한 IPE 방식의 연산량과 메모리 할당량을 비교한다.

• 대한임베디드공학회논문지
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• 제7권3호
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• pp.121-127
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• 2012

An integrated crypto engine for encryption and decryption of AES algorithm based on unified data-path architecture is efficiently designed and implemented in this paper. In order to unify the design of encryption and decryption, internal steps in single round is adjusted so as to operate with columns after row operation is completed and efficient method for a buffer is developed to simplify the Shift Rows operation. Also, only one S-box is used for both key expansion and crypto operation and Key-Box saving expended key is introduced provide the key required in encryption and decryption. The functional simulation based on ModelSim simulator shows that 164 clocks are required to process the data of 128bits in the proposed engine. In addition, the proposed engine is implemented with 6,801 gates by using Xilinx Synthesizer. This demonstrate that 40% gates savings is achieved in the proposed engine, compared to individual designs of encryption and decryption engine.

• 시스템엔지니어링학술지
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• 제14권2호
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• pp.73-82
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• 2018

In this work, a hardware based cryptographic module for the cyber security of nuclear power plant is developed using a system engineering approach. Nuclear power plants are isolated from the Internet, but as shown in the case of Iran, Man-in-the-middle attacks (MITM) could be a threat to the safety of the nuclear facilities. This FPGA-based module does not have an operating system and it provides protection as a firewall and mitigates the cyber threats. The encryption equipment consists of an encryption module, a decryption module, and interfaces for communication between modules and systems. The Advanced Encryption Standard (AES)-128, which is formally approved as top level by U.S. National Security Agency for cryptographic algorithms, is adopted. The development of the cyber security module is implemented in two main phases: reverse engineering and re-engineering. In the reverse engineering phase, the cyber security plan and system requirements are analyzed, and the AES algorithm is decomposed into functional units. In the re-engineering phase, we model the logical architecture using Vitech CORE9 software and simulate it with the Enhanced Functional Flow Block Diagram (EFFBD), which confirms the performance improvements of the hardware-based cryptographic module as compared to software based cryptography. Following this, the Hardware description language (HDL) code is developed and tested to verify the integrity of the code. Then, the developed code is implemented on the FPGA and connected to the personal computer through Recommended Standard (RS)-232 communication to perform validation of the developed component. For the future work, the developed FPGA based encryption equipment will be verified and validated in its expected operating environment by connecting it to the Advanced power reactor (APR)-1400 simulator.

• 전자공학회논문지CI
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• 제46권1호
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• pp.20-34
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• 2009

본 논문에서는 서로 다른 그룹 및 응용 서비스에서 다수의 아이디 기반 공개키를 사용하되, 하나의 복호키를 이용하여 각 공개키로 암호화된 암호문을 모두 복호화 할 수 있는 불연계성을 갖는 다중 아이디 기반 공개키 암호 시스템을 새롭게 제안한다. 공개키는 서로 불연계성을 갖기 때문에, 공격자가 알려진 공개키를 이용하여 사용자 정보나 행동 패턴을 수집하거나 추적할 수 없으므로, 사용자 프라이버시가 보장되고, 인증서를 필요로 하지 않을 뿐만 아니라, 아이디 기반 암호 스킴이 갖는 key escrow문제도 해결하였다. 반면에, 다수의 공개키에 대해서 하나의 복호키가 사용되므로, 복호키의 안전성을 제공하기 위해 복호키 갱신 프로토콜도 함께 제공한다. 마지막으로, 제안한 암호 시스템이 랜덤 오라클 모델에서 선택적 암호문 공격(adaptively chosen-ciphertext attack)에 대해 안전함을 증명한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.165-168
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• 2000

A hardware architecture to implement the SEED block cipher algorithm into one chip is described. Each functional unit is designed with VHDL hardware description language and synthesis tools. The designed hardware receives a 128-bit block of plain text input and a 128-bit key, and generates a 128-bit cipher block after 16-round operations after 8 clocks. The encryption time is within 20 nsec.

• 정보보호학회지
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• 제32권1호
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• pp.31-38
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• 2022

함수암호(functional encryption)는 프라이버시를 보호하면서 암호화된 데이터에 대한 연산을 수행할 수 있는 진화된 형태의 암호 기술이다. 비밀키를 가진 수신자에게 평문을 전부 제공하는 기존의 암호와 달리, 함수암호는 특정 연산에 대응하는 비밀키를 가진 수신자에게 평문에 대한 연산 결과만을 제공하기 때문에 데이터에 대한 유연한(fine-grained) 접근 제어가 가능하다. 인공지능과 같은 4차 산업혁명 시대의 대표 기술들은 데이터의 활용을 기반으로 하지만 이 과정에서 데이터 노출로 인한 사용자 프라이버시 침해 문제가 발생할 수 있다. 함수암호는 이러한 문제를 해결할 수 있는 기술로써, 프라이버시 보호와 데이터 경제 활성화를 위한 기반 기술로 활용될 수 있다. 본 논문에서는 함수암호 기술에 대한 개념을 설명하고 관련 연구 동향을 소개한다.

• 정보보호학회논문지
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• 제11권1호
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• pp.64-72
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• 2001

본 논문은 IDEA 알고리즘을 사용한 고속 암호 IC의 설계에 관한 것이다. IDEA 알고리즘을 회로로 구현하기 위하여 전체 회로를 6개의 주요 기능블럭으로 분할하여 설계하였다. 주요 블록으로 암호키 및 복호키 생성부, 입력 데이터 처리부, 암호화 처리부, 출력 데이터 처리부, 그리고 동작모드 제어부 등이 있나. 서브키 생성회로는 연간속도보다 회로면적을 축소시키는 방향으로 설계한 반면, 암호화 처리부는 회로면적보다 연산속도를 증가시키는 방향으로 설계목표를 정했다. 따라서 반복연산에 적합한 파이프라인 구조와 연간속도를 향상시키는 모듈라 승산기를 채택하였다. 특히, 많은 연산시간이 소요되는 모듈라 승산기는 연산속도를 증가시키기 위하여 캐리선택 가산기 및 modified Booth 승 산 알고리즘을 사용하여 한 클럭에 동작하도록 설계하였다. 또한, 입력 데이터 처리부는 데이터를 동작모드에 따라 8-bit, 167-bit 32-bit 단위로 받아들이기 위하여 데이터 버퍼가 8-bit, 16-bit, 32-bit 씩 이동할 수 있도록 하였다. 0.25$\mu\textrm{m}$ 공장기술을 사용하여 시뮬레이션한 결과, 이 IC는 큰 면적을 요구하지 않으면서도 1Gbps 이상의 throughput을 달성하였으며, 회로구현에 약 12,000gates가 소요되었다.

• 한국콘텐츠학회논문지
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• 제6권11호
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• pp.225-234
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• 2006

본 논문에서는 콘텐츠 보호의 암호화를 위해 ECC, MD-5, AES를 통합한 보안 프로세서를 SIP (Semiconductor Intellectual Property)로 설계하였다. 각각의 SIP는 VHDL RTL로 모델링하였으며, 논리합성, 시뮬레이션, FPGA 검증을 통해 재사용이 가능하도록 구현하였다. 또한 ARM9과 SIP들이 서로 통신이 가능하도록 AMBA AHB의 스펙에 따라 버스동작모델을 설계, 검증하였다. 플렛폼기반의 통합 보안 SIP는 ECC, AES, MD-5가 내부 코어를 이루고 있으며 각각의 SIP들은 ARM9과 100만 게이트 FPGA가 내장된 디바이스를 사용하여 검증하였으며 최종적으로 매그나칩 $0.25{\mu}m(4.7mm{\times}4.7mm$) CMOS 공정을 사용하여 MPW(Multi-Project Wafer) 칩으로 제작하였다.