• 한국도서관정보학회지
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• 제40권4호
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• pp.199-225
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• 2009

본 연구의 목적은 XML 검색 추진체인 INEX의 실험트랙 중에서 Book Search 트랙의 실험을 소개하고 실험방법을 분석함으로 XML기반의 디지털화된 도서 검색에 대한 관심과 더 많은 연구를 이끌어내고자 함이다. 이를 위해 첫째, INEX 실험트랙, 실험트랙 참여방법, 절차 및 참여기관을 상세히 소개한다. 둘째, INEX의 다양한 실험트랙 중, 디지털화된 도서검색을 위한 Book Search 트랙을 소개하기 위해, 이 트랙의 테스트컬렉션과 실험태스크, 실험결과 제출방법 및 평가방법을 제공한다. 셋째, 2007년에 시작된 INEX Book Search 트랙의 연구 논문들을 분석해봄으로 향후 연구과제들을 밝혀본다. 본 연구가 INEX 실험트랙에 대한 관심과 디지털화된 도서검색에 대한 관심을 국내에서 불러일으키는 계기가 되기를 기대해 본다.

• 한국멀티미디어학회논문지
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• 제8권8호
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• pp.1080-1087
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• 2005

움직임 예측의 전영역 탐색 (full search)에서 방대한 계산량은 실시간 비디오 압축에 큰 장애물이 되어왔으며, 이는 최근 MPEG-4 AVC (Advanced Video Coding) 표준이 기존의 MPEG-2 보다 움직임 예측에서 더 많은 계산량을 요구하고 있다. 전영역 움직임 예측의 계산량을 줄이기 위해, 본 논문에서는 기존의 전영역움직임 예측에 비하여 예측 화질의 저하가 없는 새로운 고속 매칭 알고리즘을 제안한다. 가능한 후보의 움직임 벡터를 빨리 제거함으로써 예측화질의 저하 없이 계산량만 줄일 수 있게 되는 것이다. 본 논문에서는 영상의 복잡한 영역의 효율적인 매칭 단위와 디더링 (dithering) 순서에 기초한 매칭 방식을 통하여 불가능한 후보 벡터를 더 빨리 제거한다. 제안된 알고리즘은 예측 화질의 저하 없이 기존의 PDE (partial distortion elimination) 알고리즘을 이용한 전영역 탐색 방법에 비해 $30\%$의 계산량을 줄였으며, MPEG-2 및 MPEG-4 AVC를 이용하는 비디오 부호화 응용분야에 유용하게 사용될 수 있을 것이다.

• 정보보호학회논문지
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• 제30권3호
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• pp.405-415
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• 2020

스마트폰의 보급률이 늘어남에 따라 모바일 포렌식은 현대 디지털 포렌식 수사에서 필수적인 요소다. 모바일 메신저 데이터는 사용자의 생활패턴, 심리상태 등의 정보를 획득할 수 있기 때문에 모바일 포렌식에서 매우 중요한 데이터이다. 메신저 데이터 분석을 위해서는 암호화된 메신저 데이터의 복호화 기술이 필요하며, 대부분의 메신저가 메시지 삭제 기능을 제공하므로 삭제된 메시지를 복구하는 기술이 요구된다. 전 세계 약 10억 명이 사용하고 있는 메신저인 WeChat은 IMEI (International Mobile Equipment Identity) 정보를 이용하여 데이터를 암호화하며, 메시지 삭제 기능을 제공한다. 본 논문에서는 IMEI 정보가 존재하지 않는 경우의 데이터 복호화 방안을 제시하였으며, SQLite 데이터베이스의 전문 검색기능을 위하여 생성된 FTS (Full Text Search) 데이터베이스를 사용하여 삭제된 메시지를 복구하는 방법에 대하여 제안한다.

• 융합신호처리학회논문지
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• 제21권2호
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• pp.55-60
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• 2020

본 논문에서는 우선순위와 문턱치를 가지고 최적 후보의 조기 탐지를 이용한 움직임 추정의 고속 블록 매칭 알고리즘을 제안한다. 전 영역 탐색(full search) 알고리즘의 계산량을 줄이기 위해 많은 고속 움직임 추정 알고리즘이 발표되었지만, 여전히 움직임 추정 성능을 향상시키기 위한 많은 연구가 보고되고 있다. 제안된 알고리즘은 이전 부분 매칭 오류에서 우선순위가 높은 각 후보에 대한 블록 매칭 오류를 계산한다. 제안된 알고리즘은 대부분의 기존 고속 블록 매칭 알고리즘에 추가적으로 적용하여 속도를 높일 수 있다. 그렇게 함으로써 최소 오류 지점을 조기에 찾고 불가능한 후보에 대한 불필요한 계산을 줄임으로써 속도를 높일 수 있다. 제안된 알고리즘은 전 영역 탐색 알고리즘과 동일한 예측 화질을 가지면서 기존의 고속 무손실 탐색 알고리즘보다 적은 계산을 사용한다. 실험결과로서, 제안된 알고리즘은 예측 화질 저하 없이 PDE 및 전 영역 탐색 방법의 계산에 비해 30 ~ 70%까지 줄일 수 있으며, 다른 고속 손실 알고리즘을 사용하면 더욱 감소시키는 것으로 나타났다.

• 한국정보통신학회논문지
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• 제20권8호
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• pp.1531-1536
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• 2016

본 논문에서는 비디오 부호화에서 중요한 요소인 움직임 예측을 위한 고속 알고리즘을 제안한다. 기존의 고속 움직임 예측 방법들이 연구되어 왔지만 여전히 연산량 감축에 대한 문제점을 가지고 있다. 본 논문에서는 전영역 탐색기반의 방법에 비하여 예측화질은 같게 유지하면서 불필요한 계산량을 현저히 줄이는 알고리즘을 제안한다. 제안하는 방법은 움직임 벡터를 찾기 위해 후보 벡터의 블록에러합을 계산해 갈 때 각 후보지점에서 한 번에 블록에러합을 전부 계산하는 것이 아니라 탐색 영역에 있는 모든 화소에 대해 몇 단계로 나누어 부분 블록에러합을 계산하고 이를 통하여 전체의 최소에러를 갖는 지점을 일찍 유추하여 불필요한 계산량을 줄임으로써 계산속도의 향상을 얻는다. 제안한 알고리즘은 전영역 탐색 알고리즘과 같은 예측화질을 갖는 기존의 고속 알고리즘과 비교하여 더 적은 계산량을 사용한다.

• 인지과학
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• 제16권1호
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• pp.1-15
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• 2005

인간의 시각 체계는 제한된 용량으로 인해 매 순간 입력되는 정보들 중에 필요한 일부 정보만을 선택하는 주의 기제를 사용한다. 최근의 여러 연구들은 주의가 요구되는 시각 탐색 과제에서 탐색 자극에 대한 기억이 주의의 이동 과정에 사용될 수 있음을 보고해 왔다(Chun & Jiang, 1998, 1999; Klein, 1988; Klein 1998; Maclnnes, 1999). 하지만 다른 일련의 연구들은, 인간의 시각 정보 유지능력이 순간적으로 일어나는 시각적 변화를 잘 탐지하지 못할 뿐 아니라(Rensink, O'Regan, & Clark, 1997; Simons & Levin, 1997), 시각 탐색에서도 기억이 형성되지 못해, 이미 탐색한 대상에 대한 재탐색이 계속적으로 이루어짐을 주장하였다(Horowitz & Wolfe, 1998). 본 연구에서는 시각 탐색 과정에서 이미 탐색한 자극이나 그 위치에 대한 기억이 사용되어 탐색 효율성에 영향을 주는지 알아보기 위해, 재탐색을 할 수 없도록 제한한 탐색조건(부분 노출 조건, 확장 노출 조건)을 새로 고안하여 이들 조건에서의 탐색 효율성이 기존의 탐색 방식을 제한하지 않는 탐색 조건(전체 노출 조건)에서의 탐색 효율성과 어떤 차이를 보이는지를 비교하였다. 만일 일반적인 탐색 환경인 전체 노출 조건에서 재탐색이 일어난다면, 재탐색이 일어나지 않도록 조작한 다른 조건에 비해 탐색 효율성이 떨어질 것으로 예상하였다. 실험 결과, 탐색 효율성은 탐색 조건에 상관없이 비슷하게 나타났다. 이러한 결과는 실험 참가자들 이 전체 노출 조건에서도 탐색했던 대상에 대해서 재탐색을 거의 하지 않았음을 의미하는 것이며, 따라서 탐색 과정에서 기억이 사용되고 있는 것으로 해석할 수 있다. 본 연구 결과는 시각 탐색에 기억이 사용되지 않는다는 최근의 일부 연구 결과와 상반된 것으로서, 기존 연구 패러다임의 문제점과 가능한 해석들을 논의하였다.

• 한국멀티미디어학회논문지
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• 제14권10호
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• pp.1275-1286
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• 2011

This paper proposes a high speed systolic array architecture for full search block matching algorithm (FBMA). The pixels of the search area for a reference block are input only one time to find the matched candidate block and reused to compute the sum of absolute difference (SAD) for the adjacent candidate blocks. Each row of designed 2-dimensional systolic array compares the reference block with the adjacent blocks of the same row in search area. The lower rows of the designed array get the pixels from the upper row and compute the SAD with reusing the overlapped pixels of the candidate blocks within same column of the search area. This designed array has no data broadcasting and global paths. The comparison with existing architectures shows that this array is superior in terms of throughput through it requires a little more hardware.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2006년도 가을 학술발표논문집 Vol.33 No.2 (A)
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• pp.153-157
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• 2006

기존의 탐색 알고리즘은 탐색 창 내의 원점에서 탐색을 시작한다. 하지만 영상은 일정한 방향으로 규칙적으로 움직이는 것이 많기 때문에 Frame$_t$ 의 움직임 벡터(MV)가 Frame$_{t-1}$의 움직임 벡터와 같을 가능성이 크다. 이를 참고하여 본 논문에서는 시작점을 원점뿐만 아니라 Frame$_{t-1}$의 MV까지도 예측 시작점으로 선택하여 탐색의 시작점을 다양화 하였다. 실험 결과 탐색 시작점을 다양화 함으로써 full search를 제외한 diamond search, hexagonal search, 4 step search등 기존의 탐색 알고리즘보다 30$\sim$80% 더 작은 SAD값을 구할 수 있었다.

• 융합신호처리학회논문지
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• 제16권4호
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• pp.129-133
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• 2015

본 논문에서는 비디오 압축에서 성능의 중요한 요소인 움직임 예측을 위한 고속 알고리즘을 제안한다. 기존의 고속 움직임 예측 방법들은 연산량 감축으로 인하여 프레임에 따라 심각한 예측화질 저하의 문제점과 여전히 많은 연산량의 문제점을 가지고 있다. 본 논문에서는 전영역 탐색기반의 방법에 비하여 예측화질은 거의 같게 유지하면서 불필요한 계산량을 현저히 줄이는 알고리즘을 제안한다. 제안하는 방법은 움직임 벡터의 확률분포를 이용하여 탐색영역을 중요도 별로 나누고 적응적인 매칭기준을 이용하여 예측화질은 유지하면서 불필요한 계산만을 줄일 수 있는 방법이다. 제안한 알고리즘은 기존의 전영역 탐색방법과 비교하여 예측 화질의 저하가 0.01dB 이하이며, 사용되는 계산량은 3~5%이내이다. 제안한 알고리즘은 MPEG-4 AVC 및 H.265를 이용하는 실시간 비디오 압축 응용분야에 유용하게 사용될 수 있다.

• 전자공학회논문지A
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• 제33A권12호
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• pp.110-119
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• 1996

A novel high speed VLSI architecture and its VLSI realization methodologies for a motion estimation processor based on full search block matching algorithm are presentd. The presented architecture is designed in order to be suitable for highly parallel and pipelined processing with identical PE's and adjustable in performance and hardware amount according to various application areas. Also, the throughput is maximized by enhancing PE utilization up to 100% and the chip pin count is reduced by reusing image data with embedded image memories. Also, the uniform and identical data processing structure of PE's eases VLSI implementation and the clock rate of external I/O data can be made slower compared to internal clock rate to resolve I/O bottleneck problem. The logic and spice simulation results of the proposed architecture are presented. The performances of the proposed architecture are evaluated and compared with other architectures. Finally, the chip layout is shown.