• 한국정보통신학회논문지
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• 제17권10호
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• pp.2409-2418
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• 2013

본 논문에서는 on-chip oscilloscope의 sub-sampler를 위한 클록을 생성하기 위한 두 가지 방식의 주파수 합성기를 제안한다. 제안하는 두 가지의 주파수 합성기는 지연고정루프 기반의 위상 선택기를 이용한 구조와 분수 분주형 위상고정루프를 이용하는 구조를 가지며 시뮬레이션 결과를 비교함으로써 각 구조의 특성이 분석된다. 제안된 두 회로 모두 1V 공급전압을 이용하는 65-nm CMOS 공정에서 설계되었으며, 125 MHz의 주파수를 가지는 입력 클록에 대해 121.15 MHz의 주파수를 가지는 출력 클록을 생성한다. 지연고정루프 기반의 위상 선택기를 이용한 주파수 합성기는 0.167 $mm^2$의 면적을 가지며 출력 클록은 2.88 ps의 지터 특성을 나타나며, 4.75 mW의 전력을 소모한다. 분수 분주형 위상고정루프를 이용한 주파수 합성기는 0.662 $mm^2$의 면적을 가지며 7.2 ps의 지터 특성을 나타내며, 1.16 mW의 전력을 소모한다.

• 한국정보통신학회논문지
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• 제22권8호
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• pp.1099-1106
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• 2018

본 논문은 장거리 다기능레이더용 주파수합성기 개발에 관한 것으로 다기능레이더 체계의 기능 및 성능을 보장하기 위해 필요한 주파수합성기 성능지표를 도출하고 분석하였다. 다기능레이더는 위상배열 전자 스캔 방식을 적용한 레이더체계이고, 주파수합성기는 STALO를 포함하여 다기능레이더에 필요한 다양한 주파수신호를 합성하는 역할을 수행한다. 다기능레이더 요구사항 분석을 통해 최적의 주파수합성 방식을 선택하고, 회로크기를 포함한 성능 및 기능을 최적화하였다. 도출된 MFR용 주파수합성기 개발규격을 만족하기 위해 DDS-driven Offset-PLL(Phase Locked Loop) 방식을 사용하여 낮은 위상 잡음과 빠른 주파수 고정 시간, 우수한 불요파 특성을 갖는 주파수 합성기를 설계 및 제작하였다. 제작된 다기능 레이더용 주파수합성기는 위상잡음 -131dBc/Hz@100kHz 이하, 주파수 고정시간 $4.1{\mu}s$ 이하의 성능을 측정하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권2호
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• pp.198-201
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• 2014

The phase frequency detector (PFD) is one of the most important building blocks of a phase locked Loop (PLL). Due to blind-zone problem, the detection range of the PFD is low. The blind zone of a PFD directly depends upon the reset time of the PFD and the pre-charge time of the internal nodes of the PFD. Taking these two parameters into consideration, a PFD is designed to achieve a small blind zone closer to the limit imposed by process-voltage-temperature variations. In this paper an enhanced architecture is proposed for dynamic logic PFD to minimize the blind-zone problem. The techniques used are inverter sizing, transistor reordering and use of pre-charge transistors. The PFD is implemented in 180 nm technology with supply voltage of 1.8 V.

• 전기전자학회논문지
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• 제4권2호
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• pp.266-273
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• 2000

OCXO (Oven Controlled X-tal Oscillator)의 주파수 모델이 holdover 알고리즘을 DP-PLL (Digital Processing-Phase Locked Loop) 시스템에 적용하기 위해 제안되었다. 이 모델은 온도와 OCXO의 노화에 따라 2차 다항식으로 간단하게 표현된다. 모델 변수들은 LSM (Least Squared Method)을 적용한 실험 데이터로부터 얻어진다. holdover 알고리즘은 다른 실험 데이터를 사용한 동일한 모델로 모의실험 할 수 있다.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2003년도 종합학술발표회 논문집 Vol.13 No.1
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• pp.224-228
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• 2003

In this paper, for phase lock loop(PLL) synthesizer, we introduce a novel but simple and low cost frequency modulation(FM) circuit of a flat peak frequency deviation for modulation signal from high to very low frequency penetrating into the loop-bandwidth of PLL. The FM circuit was basically designed to compensate an amount of feedback of the loop filter in PLL. The circuit also includes the capability of the adjustment of peak frequency deviation and blocking the interference with the loop filter. The designed circuit was successfully implemented and showed the flat frequency deviation as expected in the design.

• 한국전자파학회논문지
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• 제13권7호
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• pp.649-656
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• 2002

본 논문에서는 고속 주파수 스위칭 특성을 갖는 디지탈 하이브리드 위상고정루프(DH-PLL: Digital Hybrid Phase-Locked Loops)의 위상잡음을 분석하였다. 기존 위상고정루프에 비하여, 디지탈 하이브리드 위상고정루프는 D/A 변환기에서 발생하는 잡음이 전체 출력위상잡음에 추가되므로 위상잡음이 증가되는 문제점이 있다. 입력기준신호, D/A 변환기, 그리고 전압제어발진기(VCO: Voltage Controlled Oscillator)를 주요 잡음원으로 고려하여, 이것에 의한 위상잡음을 해석적으로 분석하였다. 또한 폐루프 대역과 주파수 합성 분주비(hi)에 따른 위상잡음의 변화를 연구하여 디지탈 하이브리드 위상고정루프의 위상잡음을 최소화하는 최적 폐루프 대역을 결정할 수 있다. 또한, 해석적 방법에 의한 분석 결과와 회로 시뮬레이션에 의한 결과가 동일함을 확인하였다.

• 한국전자파학회논문지
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• 제23권11호
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• pp.1280-1287
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• 2012

3.2~6.5 GHz 광대역 특성을 갖는 YTO(YIG Tuned Oscillator) 모듈을 설계 및 제작하였다. 위상 잡음 특성을 개선하기 위해 샘플링 믹서를 이용한 offset PLL(Phase Locked Loop) 구조로 설계하였다. 이 방식은 샘플링 믹서, 위상 비교기, 루프 필터, 전류 드라이버 회로, YTO로 구성된다. 측정 결과, 4.5 GHz에서 위상 잡음은 수식으로 도출한 값과 유사한 10 kHz offset 주파수에서 -100 dBc/Hz를 얻었다. 제작된 YTO 모듈의 위상 잡음은 동작 주파수 대역에서 기존 PLL 구조에 비해 10 dB 이상 우수함을 확인하였다.

• 한국전자파학회논문지
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• 제25권6호
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• pp.671-678
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• 2014

본 논문에서는 전압 제어 발진기의 비선형 영향에 의한 문제점을 개선한 FMCW 신호 생성 구조를 제안한다. 단순히 전압 제어 발진기(voltage controlled oscillator)의 튜닝 전압(tunning voltage)을 스위프(sweep)하여 FMCW(Frequency Modulated Continuous Wave) 신호를 생성하는 방식의 경우에는 전압 제어 발진기 자체의 비선형 영향으로 인해 센서에서 검출하고자 하는 비트 주파수(beat frequency)에 변동(drift)이 발생하게 되어 그로부터 추출된 정보의 정확도가 저하되거나, 잘못 해석될 수 있는 오류를 갖게 된다. 이러한 비선형 영향을 배제하기 위해 본 연구에서는 직접 주파수 합성기(direct digital synthesizer)와 위상 동기 루프(phase locked loop)를 포함한 하이브리드 방식의 신호 생성 방안을 적용하여 고선형성을 갖는 FMCW 신호를 생성하였고, 제작 후 시험을 통해 FMCW 센서에서 검출한 비트 주파수가 매우 정확함을 검증하였다.

• 한국통신학회논문지
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• 제26권10B호
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• pp.1464-1469
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• 2001

본 논문에서는 디지털 하이브리드 위상고정루프(Digital Hybrid Phase-Locked Loop, DHPLL) 주파수 합성기 구조에서 고 순도 스펙트럼과 초고속 스위칭 속도를 위한 설계기술을 제안한다. D/A 변환기 출력으로 전압제어발진기(Voltage Controlled Oscillator, VCO)를 구동하는 개 루프(open-loop) 구성 방식과 기존 위상고정루프(Phase Locked Loop, PLL)의 폐 루프(closed-loop) 구성 방식을 혼합한 하이브리드 구조의 주파수 합성기를 고려하여, 시스템 변수(개 루프 대역과 위상 여유)와 성능 파라미터(정착시간, 위상 잡음, 그리고 최대 오버슈트(Max. overshoot)의 관계를 연구하였다. 그리고 이 관계를 통해 스펙트럼 순도와 스위칭 속도를 향상시키기 위한 최적의 3가지 설계방안을 제시한다. 컴퓨터 시뮬레이션 결과, 주파수 스위칭 과정에서 발생하는 최대 오버슈트가 0.0991%이고 완전 정상상태 도달시간은 0.288msec이다. offset 주파수 10KHz에서 위상 잡음은 -128.15dBc이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.520-527
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• 2016

A new dual-loop digital delay-locked loop (DLL) using a hybrid (binary + sequential) search algorithm is presented to achieve both wide-range operation and high delay resolution. A new phase-interpolation range selector (PIRS) and a variable successive approximation register (VSAR) algorithm are adopted to resolve the boundary switching and harmonic locking problems of conventional digital DLLs. The proposed digital DLL, implemented in a $0.18-{\mu}m$ CMOS process, occupies an active area of $0.19mm^2$ and operates over a wide frequency range of 0.15-1.5 GHz. The DLL dissipates a power of 11.3 mW from a 1.8 V supply at 1 GHz. The measured peak-to-peak output clock jitter is 24 ps (effective pk-pk jitter = 16.5 ps) with an input clock jitter of 7.5 ps at 1.5 GHz. The delay resolution is only 2.2 ps.