• 한국정보통신학회논문지
• /
• 제18권2호
• /
• pp.329-334
• /
• 2014

본 논문에서는 4가지의 TU를 동일한 사이클에 처리하는 고성능 다중모드 2D 변환기의 하드웨어 구조를 제안한다. HEVC의 변환 기술은 고해상도, 고화소의 영상을 높은 효율로 압축하기 위해 4가지의 화소 단위 TU를 지원하여 각각의 변환 연산을 수행한 후 최적의 모드를 찾는다. 제안하는 변환기는 변환 행렬 계수들 간의 관계를 분석하여 공통 연산기를 사용한 구조로 설계하여 4가지의 TU 모드 행렬 연산을 처리하는 사이클 수가 동일하게 35cycle로 처리된다. TSMC 018nm CMOS 공정 라이브러리를 사용해 합성한 결과 $4k(3840{\times}2160)@30fps$의 영상을 기준으로 최대 동작주파수는 400MHz이고 총 게이트 수는 214k가 소요되었으며, 10-Gpels/cycle의 처리량을 갖는다.

• 융합신호처리학회논문지
• /
• 제1권2호
• /
• pp.177-185
• /
• 2000

본 논문에서는 SEED 알고리즘을 구현하는 암호 보조 프로세서를 CPLD로 구현하였다. 속도 와면적 사이의 상반 관계를 고려하여, 암호 보조 프로세서는 1 라운드 동작을 3개의 부분 라운드로 나누고, 클록마다 하나의 부분 라운드를 수행하는 구조를 갖는다. 동작속도를 향상시키기 위해서 암호 및 복호 동작의 라운드 키를 온라인 사전 계산 기법을 사용하여 계산하였으며, 다양한 분야에 응용 할 수 있도록 4가지 동작 모드를 지원한다. 설계한 암호 프로세서는 알테라사 EPF10K100GC503-3 디바이스에 구현하고, PC ISA 버스 인터페이스를 통한 문서 파일에 대한 암$\cdot$ 복호화 동작을 통해올바른 동작이 이루어짐을 확인하였다. 설계된 회로는 약 29,300개의 게이트로 구성되며 CPLD상에서 약 18Mhz의 동작 주파수를 가지며, ECB 동작 모드에서 약 44 Mbps의 암$\cdot$복호율의 성능을 얻을 수 있었다.

• 한국정보통신학회논문지
• /
• 제19권1호
• /
• pp.169-177
• /
• 2015

본 논문에서는 HEVC(High Efficiency Video Coding) 부호기를 위한 효율적인 SAO(Sample Adaptive Offset)의 저면적 하드웨어 구조를 제안한다. SAO는 HEVC 영상 압축 표준에서 채택된 새로운 루프 내 필터 기술로서 최적의 오프셋 값들을 화소 단위로 적용하여 영역 내 평균 화소 왜곡을 감소시킨다. 하지만 표준 SAO는 화소 단위 연산을 수행하기 때문에 초고해상도 영상을 처리하기 위해서 많은 연산시간과 연산량을 요구한다. 제안하는 SAO 하드웨어 구조는 SAO의 연산시간을 감소시키기 위해서 한번에 4개의 입력 화소들을 병렬적으로 처리하며, 2단계 파이프라인 구조를 갖는다. 또한 하드웨어 면적을 최소화하기 위해서 휘도 성분과 색차 성분에 대해 단일 구조를 가지며, 하드웨어에 적합한 연산기 및 공통 연산기를 사용한다. 제안하는 SAO 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리로 합성한 결과 약 190k개의 게이트로 구현되었다. 제안하는 SAO 하드웨어 구조는 200MHz의 동작주파수에서 4K UHD@60fps 영상의 실시간 처리가 가능하며, 최대 250MHz까지 동작 가능하다.

• 한국정보통신학회논문지
• /
• 제12권6호
• /
• pp.1056-1063
• /
• 2008

부호화율과 구속장을 선택적으로 지정할 수 있는 다중 표준용 파라미터화된 비터비 복호기의 효율적인 설계에 대해 기술한다. 설계된 비터비 복호기는 부호화율 1/2과 1/3, 구속장 7과 9를 지원하여 4가지 모드로 동작하도록 파라미터화된 구조로 설계되었으며, 각 동작모드에서 공통으로 사용되는 블록들의 공유가 극대화되는 회로구조를 적용하여 면적과 전력소모가 최소화되도록 하였다. 또한, one-point 역추적 알고리듬에 최적화된 ACCS (Accumulate-Subtract) 회로를 적용하였으며, 이를 통해 완전 병렬구조에 비해 ACCS 회로의 면적을 약 35% 감소시켰다. 설계된 비터비 복호기 코어는 0.35-um CMOS 셀 라이브러리로 합성하여 79,818 게이트와 25,600비트의 메모리로 구현되었으며, 70 MHz 클록으로 동작하여 105 Mbps의 성능을 갖는다. 설계된 비터비 복호기의 BER (Bit Error Rate) 성능에 대한 시뮬레이션 결과, 부호화율 1/3과 구속장 7로 동작하는 경우에 3.6 dB의 $E_b/N_o$에서 $10^{-4}$의 비트 오류율을 나타냈다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2014년도 춘계학술대회
• /
• pp.741-744
• /
• 2014

본 연구에서는 비대칭 이중게이트(double gate; DG) MOSFET의 하단 게이트전압에 대한 문턱전압이동 현상에 대하여 분석하였다. 비대칭 DGMOSFET는 4단자소자로서 상단과 하단의 게이트단자에 별도의 전압을 인가할 수 있으므로 하단게이트전압의 변화가 문턱전압에 영향을 미칠 것이다. 그러므로 단채널효과로 알려져 있는 문턱전압이동현상이 하단게이트전압에 의하여 감소할 수 있는지를 관찰하고자 한다. 이를 위하여 문턱전압 이하영역에서의 차단전류모델을 제시하였으며 차단전류가 채널폭 당 $10^{-7}A/{\mu}m$일 경우의 상단게이트 전압을 문턱전압으로 정의하여 채널길이 및 채널두께의 변화에 따라 하단게이트 전압의 변화에 대한 문턱전압의 이동현상을 관찰하였다. 결과적으로 하단게이트전압은 문턱전압이동현상에 커다란 영향을 미치는 것을 알 수 있었으며, 특히 단채널효과가 심각하게 발생하고 있는 채널길이 및 채널두께 영역에서는 더욱 큰 영향을 미치고 있다는 것을 알 수 있었다.

• 대한금속재료학회지
• /
• 제46권3호
• /
• pp.159-168
• /
• 2008

Thermally-evaporated 10 nm-Ni/1 nm-Ru/(30 nm or 70 nm-poly)Si structures were fabricated in order to investigate the thermal stability of Ru-inserted nickel monosilicide. The silicide samples underwent rapid thermal anne aling at $300{\sim}1,100^{\circ}C$ for 40 seconds. Silicides suitable for the salicide process were formed on the top of the single crystal and polycrystalline silicon substrates mimicking actives and gates. The sheet resistance was measured using a four-point probe. High resolution X-ray diffraction and Auger depth profiling were used for phase and chemical composition analysis, respectively. Transmission electron microscope and scanning probe microscope(SPM) were used to determine the cross-sectional structure and surface roughness. The silicide, which formed on single crystal silicon and 30 nm polysilicon substrate, could defer the transformation of $Ni_2Si $i and $NiSi_2 $, and was stable at temperatures up to $1,100^{\circ}C$ and $1,100^{\circ}C$, respectively. Regarding microstructure, the nano-size NiSi preferred phase was observed on single crystalline Si substrate, and agglomerate phase was shown on 30 nm-thick polycrystalline Si substrate, respectively. The silicide, formed on 70 nm polysilicon substrate, showed high resistance at temperatures >$700^{\circ}C$ caused by mixed microstructure. Through SPM analysis, we confirmed that the surface roughness increased abruptly on single crystal Si substrate while not changed on polycrystalline substrate. The Ru-inserted nickel monosilicide could maintain a low resistance in wide temperature range and is considered suitable for the nano-thick silicide process.

• 건축역사연구
• /
• 제18권5호
• /
• pp.59-80
• /
• 2009

The purpose of this study is to investigate the history, space structures, blueprint, and techniques of the construction of Nam-hea city walls. Nam-hea city walls were relocated in 1439 from Whagumhun-Sansung(火金峴山城) to the present site, nearby Nam-hea Um.(南海邑) The city walls were rebuilt after they were demolished during Japanese invasion on Korea in 1592 and their reconstruction was also done in 1757. At present, the city walls only partially remained due to the urbanization of the areas around them. A plane form of the City wall is a square, and the circumference os approximately 1.3km. According to the literature, the circumference of the castle walls is 2,876尺, the height is 13尺, and the width is 13尺 4寸. Hang-Kyo(鄕校). SaGikDan(社稷壇), YoeDan(厲壇), SunSo(船所) which is a harbor, as well as government and public offices such as Kaek-Sa(客舍) and Dong-Hun(東軒) existed inside the castle walls. Inside the castle walls were one well, five springs, one ditch, and one pond, and in the castle walls, four castle gates, three curved castle walls, and 590 battlements existed. The main government offices inside castle walls were composed of Kaek-Sa, Dong-Hun, and Han-Chung(鄕廳) their arrangements were as follows. Kaek-Sa was situated toward North. Dong-Hun was situated in the center of the west castle walls. The main roads were constructed to connect the North and South castle gate, and subsidiary roads were constructed to connect the East and West castle gate. The measurement used in the blueprint for castle wall was Pobaek-scale(布帛尺:1尺=46.66cm), and one side of it was 700尺. South and North gate were constructed in the center of South and North castle wall, and curved castle walls was situated there. One bastion was in the west of curved castle walls and two bastions were in the east of curved castle walls. The east gate was located in the five eighths of in the east castle wall. Two bastions were situated in the north, on bastion in the south, one bastion in the south, and four bastions in the west castle wall. The castle walls were constructed in the following order: construction of castle field, construction of castle foundation, construction of castle wall, and cover the castle foundation. The techniques used in the construction of the castle walls include timber pile(friction pile), replacement method by excavation.

• Interdisciplinary Bio Central
• /
• 제4권3호
• /
• pp.10.1-10.12
• /
• 2012

Introduction: We investigated frameshift suppressor tRNAs previously reported to use five-base anticodon-codon interactions in order to provide a collection of frameshift suppressor tRNAs to the synthetic biology community and to develop modular frameshift suppressor logic devices for use in synthetic biology applications. Results and Discussion: We adapted eleven previously described frameshift suppressor tRNAs to the BioBrick cloning format, and built three genetic logic circuits to detect frameshift suppression. The three circuits employed three different mechanisms: direct frameshift suppression of reporter gene mutations, frameshift suppression leading to positive feedback via quorum sensing, and enzymatic amplification of frameshift suppression signals. In the course of testing frameshift suppressor logic, we uncovered unexpected behavior in the frameshift suppressor tRNAs. The results led us to posit a four-base binding hypothesis for the frameshift suppressor tRNA interactions with mRNA as an alternative to the published five-base binding model. Conclusion and Prospects: The published five-base anticodon/codon rule explained only 17 of the 58 frameshift suppression experiments we conducted. Our deduced four-base binding rule successfully explained 56 out of our 58 frameshift suppression results. In the process of applying biological knowledge about frameshift suppressor tRNAs to the engineering application of frameshift suppressor logic, we discovered new biological knowledge. This knowledge leads to a redesign of the original engineering application and encourages new ones. Our study reinforces the concept that synthetic biology is often a winding path from science to engineering and back again; scientific investigations spark engineering applications, the implementation of which suggests new scientific investigations.

• 한국전통조경학회지
• /
• 제28권3호
• /
• pp.85-97
• /
• 2010

본 연구는 전라북도 내 5대 정자 중에서도 으뜸으로 손꼽히며 '호남제일정'이라 일컫는 정읍시 태인면에 위치한 피향정 일원의 입지 및 공간구성에 관해 고찰한 바, 집약된 연구결과는 다음과 같다. 1. 피향정의 조영은 신라 헌강왕대 최치원이 이곳을 소요하며 풍월을 읊었다는 구전이 전할 뿐 창건기록은 전무하다. 다만 1618년 이지굉이 초라한 건물을 확장하였고, 1664년 박숭고 1715년 유근의 중수기록이 전한다. 2. 피향정의 입지는 태인면 북쪽의 성황산(189m)과 동쪽의 항가산(106m) 및 남쪽의 태산(33m)을 비롯하여, 북서쪽의 평야로 이루어진 북고남저(北高南低) 지형으로, 전형적인 배산임수 형국임을 파악하였다. 3. 피향정 일원의 공간구성은 하연지(下蓮池)를 향해 피향정이 남남서(SSW)향으로 세워졌으며, 피향정 누상으로의 진입은 동서(좌우)의 석계(石階)로 접근토록 계획되었다. 4. 피향정 일원의 건축물은 '객관의 누정인 피향정 연지의 함벽루 관리인 시설' 등이다. 피향정은 정면 5칸 측면 4칸의 겹처마 팔작지붕의 장방형 건물이며, 함벽루는 1918년 목조 2층 단청누각으로 초창 후 1971년 장방형 목조와즙 단층 5칸 팔작지붕집으로 개조하였다. 이후 2010년 육각정으로 신축되어 원형과는 전혀 다른 외관임을 파악하였다. 5. 피향정 일원의 점경물은 피향정 경내의 총 21기의 비석군과 피향정을 둘러싼 160m 전통한식 막돌담장을 확인하였고, 맞배지붕 일각문으로 3문 형식을 띤 3개의 출입문과 피향정일곽 외부의 동편에서는 하마석이 확인되었다. 6. 피향정 일원의 수경관은 관아인근의 자연못의 물을 끌어들이고 그 주변에 누정을 건립한 대표적 예이다. 7. 피향정 일원의 식생은 일곽경계에서는 느티나무, 남측 소공원에서는 느티나무 배롱나무 반송 소나무 영산홍 자산홍 잔디 등이, 하연지 상의 함벽루에서는 느릅나무 느티나무 소나무 등이 양호한 생육상태로 확인되었다.

• 융합신호처리학회논문지
• /
• 제2권3호
• /
• pp.93-101
• /
• 2001

본 논문에서는 DTV, TV-PIP, PC-video, camcorder, videophone 등에 널리 웅용되고 있는 영상 축소기를 제안한다. 제안된 영상 축소기는 2차원 위상 교정 디지털 필터를 이용한 고성능/고화질의 축소이미지를 제공하는 영상 축소기이다. 본 논문에서는 기존 제품에 웅용된 영상 축소기 방식인 Pixel-drop 방식, Upsampling 방식 및 Scaler32 방식의 문제점들을 모두 보완하는 엘리어싱 노이즈 제거 방법과 하드웨어 부담을 최소화한 방법인 디지털 필터의 위상 특성을 웅용한 축소원리를 설명할 것이다. 또한, 제안된 영상 축소기의 성능이 Scaler32 방식보다 우수함을 최종 시뮬레이션 결과(축소 영상)를 Scaler32 방식에 의한 결과와 비교하여 그 타당성을 증명할 것이다. 본 논문에서 제안된 영상 축소기는 라인메모리, 수직축 축소기, 수평축 축소기 및 FIFO로 크게 4블럭으로 구성되어 있다. 또한, 시스템 면적의 최소화를 위해 사용된 필터의 계수는 덧셈기와 천이기로 구현이 가능하며, 필터는 MUX-adder 형태의 구조를 가진다. 그리고, 보상 필터의 추가로 인한 필터의 대역제한폭이 영상 대역제한폭인 6MHz 까지 향상되어 원영상의 고주파 성분의 손실이 최소화된다. 제안된 영상 축소기는 하드웨어 언어인 Verilog-HDL로 설계되고, Cadence로 검증된다. 그리고, 회로 합성은 Synopsys 합성기로 합성되며, 레이아웃은 Mentor에서 수행된다. 사용되는 칩 마스터는 4,500$\mu\textrm{m}$$\times$4,500$\mu\textrm{m}$이며, 실제 레이아웃 크기는 2,528$\mu\textrm{m}$$\times$3,237$\mu\textrm{m}$이다.