• 마이크로전자및패키징학회지
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• 제20권4호
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• pp.53-58
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• 2013

An innovative packaging solution, Flip Chip with Copper (Cu) Column bond on lead (BOL) Enhanced Process (fcCuBE$^{(R)}$) delivers a cost effective, high performance packaging solution over typical bond on capture pad (BOC) technology. These advantages include improved routing efficiency on the substrate top layer thus allowing conversion functionality; furthermore, package cost is lowered by means of reduced substrate layer count and removal of solder on pad (SOP). On the other hand, as electronic packaging technology develops to meet the miniaturization trend from consumer demand, reliability testing will become an important issue in advanced technology area. In particular, electromigration (EM) of flip chip bumps is an increasing reliability concern in the manufacturing of integrated circuit (IC) components and electronic systems. This paper presents the results on EM characteristics on BOL and BOC structures under electrical current stressing in order to investigate the comparison between two different typed structures. EM data was collected for over 7000 hours under accelerated conditions (temperatures: $125^{\circ}C$, $135^{\circ}C$, and $150^{\circ}C$ and stress current: 300 mA, 400 mA, and 500 mA). All samples have been tested without any failures, however, we attempted to find morphologies induced by EM effects through cross-sectional analysis and investigated the interfacial reaction characteristics between BOL and BOC structures under current stressing. EM damage was observed at the solder joint of BOC structure but the BOL structure did not show any damage from the effects of EM. The EM data indicates that the fcCuBE$^{(R)}$ BOL Cu column bump provides a significantly better EM reliability.

• 마이크로전자및패키징학회지
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• 제14권4호
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• pp.9-14
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• 2007

본 연구에서는 가속화 조건에서의 비전도성 접착제가 사용된 플립칩 패키지의 열적 신뢰성에 관하여 평가하였다. 실리콘 칩에 $17{\mu}m$두께의 Au 범프를 형성하고 무전해 Ni/Au 도금과 Cu 패드의 두께가 각각 $5{\mu}m$와 $25{\mu}m$로 형성된 연성 기판을 사용하여 플립칩 패키지를 형성하였다. 유리전이온도가 $72^{\circ}C$인 비전도성 접착제를 사용하여 플립칩을 접합시킨 후 열충격 시험과 항온항습 시험을 실시하였다. 열충격 싸이클과 항온항습 유지 시간이 증가할수록 플립칩 패키지의 전기 저항이 증가하는 것을 확인할 수 있었다. 이는 Au 범프와 Au 범프 사이의 균열, 칩과 비전도성 접착제 또는 기판과 비전도성 접착제 사이의 층간 분리에 의한 것으로 사료된다. 또한 항온항습 하에서의 전기 저항의 변화가 열충격하에서 보다 큰 것을 확인할 수 있었다. 따라서 비전도성 접착제가 사용된 플립칩 패키지는 온도보다 습기에 더욱 민감하다는 것을 알 수 있었다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2003년도 기술심포지움 논문집
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• pp.270-277
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• 2003

Thermal performance of flip chip bonding with Sn-3.5Ag solder ball was studied. The temperature distribution was measured with IR(InfraRed) camera of 25 urn resolution. The measurement shows that most of the samples had much higher maximum temperature than average temperature. With central heater and 2.5 (W), the difference between maximum and average temperature is over $80^{\circ}C$. The distribution was influenced by the location of heater, the distance from heater to flip chip bonding, and the passivation opening of solder bumps. To reduce the maximum temperature, the bigger passivation opening, the smaller chip size, and the closer location of heater to flip chip bumps are preferrable.

• 한국공작기계학회논문집
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• 제17권1호
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• pp.120-125
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• 2008

A flip-chip bonding system using DPSS(Diode Pumped Solid State) Nd:YAG laser(wavelength : 1064nm) which shows a good quality in fine pitch bonding is developed. This laser bonder can transfer beam energy to the solder directly and melt it without any physical contact by scanning a bare chip. By using a laser source to heat up the solder balls directly, it can reduce heat loss and any defects such as bridge with adjacent solder, overheating problems, and chip breakage. Comparing to conventional flip-chip bonders, the bonding time can be shortened drastically. This laser precision micro bonder can be applied to flip-chip bonding with many advantage in comparison with conventional ones.

• 마이크로전자및패키징학회지
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• 제10권2호
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• pp.27-31
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• 2003

플립 칩 패키징에 있어 CPW배선 구조에 본딩 패드를 구성하여 1GHz부터 35GHz 범위에서 고주파 특성 변화를 관찰하였다. 본딩 패드로 구성된 구조들에 대한 시뮬레이션을 수행하고, 제작된 CPW의 S 파라미터를 측정하였다. 측정 결과 접지선과 신호선에 본딩 패드를 구성한 패턴은 기존 CPW의 S 파라미터 특성과 대등한 $S_{11}$은 -31 dB 이하, $S_{21}$은 -0.19 dB 이상이 관찰되었다. 아울러 접지선 폭에 따른 고주파 특성에서는 접지선 폭의 증가가 고주파 특성 개선을 가져왔다. 고주파 대역에서 플립 칩의 배선 구조로 제안된 본 연구의 본딩 패턴은 유효하였다.

• 반도체디스플레이기술학회지
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• 제4권2호
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• pp.33-37
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• 2005

Bare-chip packaging becomes more popular along with the miniaturization of IT components. In this paper, we have studied flip-chip process, and developed automated bonding system. Among the several bonding method, NCP bonding is chosen and batch-type equipment is manufactured. The dual optics and vision system aligns the chip with the substrate. The bonding head equipped with temperature and force controllers bonds the chip. The system can be easily modified fer other bonding methods such as ACF.

• 한국통신학회논문지
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• 제35권1B호
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• pp.62-67
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• 2010

본 연구는 다양한 산업 환경에 적용되는 RFID 태그 개발에 있어 RFID 태그 패키징 개발과 RFID 태그 플립칩(flip chip) 접합 방법이 산업 환경 맞춤형 RFID 태그 개발에 미치는 영향에 대해 분석하였다. RFID 태그 플립칩(flip chip) 접합은 와이어 접합(wire bonding), 초음파 접합(ultrasonic bonding), 열융착 접합(heat plate bonding), 레이저 접합(laser bonding)으로 구분되어 있으며, 이런 접합 방법은 다양한 RFID 태그 개발의 적용 환경에 따라 적합한 접합 방법이 있음을 본 연구를 통해서 알 수 있었다. 극고온, 극저온, 다습, 고내구성 등 다양한 산업 환경 중 극고온 환경에서의 RFID 태그 개발은 빛 에너지를 흡수하여 열 에너지로 전환하는 레이저 접합 방법과 직접적인 열 전달 방식인 열융착 접합 방법은 접속 재료인 ACF의 손상으로 인해 부적합하고, 와이어를 이용하여 직접 범프와 패턴을 연결하는 와이어 접합 방법이 적합함을 알 수 있었다.

• 마이크로전자및패키징학회지
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• 제29권2호
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• pp.49-52
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• 2022

Flip Chip 제품 난이도 증가에 따라 신뢰성 관점에서 안정적인 Package (이하 PKG) 소재 기술에 대한 관심이 점차 높아지는 추세이다. 현재 flip chip PKG의 주요 신뢰성 불량은 Sn bridge와 Cu 확산 이다. 위 2가지 형태 모두 본질적으로는 bump 주변 잔류한 flux residue에 의하여 발생한 미세 공극이 유발하는 불량이다. 이러한 형태의 신뢰성 불량 발생 문제점을 최소화하기 위해 Molded Under-Fill (이하 MUF) 소재의 핵심 조성과 flux 간 상관 관계를 검토하였다. 금번 연구를 통하여 MUF 소재의 main 구성 요소인 base resin, filler와 flux에 대한 상관 관계를 정의 하였으며, 이러한 lesson learn을 토대로 flux immunity가 개선된 MUF 소재 조성을 설계할 수 있었다. 현재 해당 소재 조성으로 흡습 신뢰성 85%/85%/24hrs 확보와 파괴 분석으로 bump 주변 미세 공극의 미 발생을 확인 하였다. 본 연구 결과는 양산 단계에서의 flip chip 공정 수율 향상과 MUF와 flux 간 상용성 연구에 대한 이해를 돕는데 기여할 것으로 예상된다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 1999년도 1st Korea-Japan Advanced Semiconductor Packaging Technology Seminar
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• pp.155-162
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• 1999

A bare chip packaging technology by an encapsulated flip chip bonding on a build-up printed circuit board has emerged in 1991. Since then, it enabled a high density and low cost semiconductor packaging such as a direct chip bonding on mother board and high density surface mount components, such as BGA and CSP. This technology can respond to various requirements from applications and is considered to take over a main role of semiconductor packaging in the next decade.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2000년도 Proceedings of 5th International Joint Symposium on Microeletronics and Packaging
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• pp.43-55
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• 2000

In traditional electronic packages the die and the substrate are interconnected with fine wire. Wire bonding technology is limited to bond pads around the peripheral of the die. As the demand for I/O increases, there will be limitations with wire bonding technology. Flip chip technology eliminates the need for wire bonding by redistributing the bond pads over the entire surface of the die. Instead of wires, the die is attached to the substrate utilizing a direct solder connection. Although several steps and processes are eliminated when utilizing flip chip technology, there are several new problems that must be overcome. The main issue is the mismatch in the coefficient of thermal expansion (CTE) of the silicon die and the substrate. This mismatch will cause premature solder Joint failure. This issue can be compensated for by the use of an underfill material between the die and the substrate. Underfill helps to extend the working life of the device by providing environmental protection and structural integrity. Flux residues may interfere with the flow of underfill encapsulants causing gross solder voids and premature failure of the solder connection. Furthermore, flux residues may chemically react with the underfill polymer causing a change in its mechanical and thermal properties. As flip chip packages decrease in size, cleaning becomes more challenging. While package size continues to decrease, the total number of 1/0 continue to increase. As the I/O increases, the array density of the package increases and as the array density increases, the pitch decreases. If the pitch is decreasing, the standoff is also decreasing. This paper will present the keys to successful flip chip cleaning processes. Process parameters such as time, temperature, solvency, and impingement energy required for successful cleaning will be addressed. Flip chip packages will be cleaned and subjected to JEDEC level 3 testing, followed by accelerated stress testing. The devices will then be analyzed using acoustic microscopy and the results and conclusions reported.