• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.77-77
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• 2011

These days, a growing demand for memory device is filled up with the flash memory and the dynamic random access memory (DRAM). Although DRAM is a reasonable solution for current demand, the universal novel memory with high density, high speed and nonvolatility, needs to be developed. Among various new memories, the magnetic random access memory (MRAM) device is considered as one of good candidate memories because of excellent features including high density, high speed, low operating power and nonvolatility. The etching of MTJ stack which is composed of magnetic materials and insulator such as MgO is one of the vital process for MRAM. Recently, MgO has attracted great interest in the MTJ stack as tunneling barrier layer for its high tunneling magnetoresistance values. For the successful realization of high density MRAM, the etching process of MgO thin films should be investigated. Until now, there were some works devoted to the investigations on etch characteristics of MgO thin films. Initially, ion milling was applied to the etching of MgO thin films. However, ion milling has many disadvantages such as sidewall redeposition and etching damage. High density plasma etching containing the magnetically enhanced reactive ion etching and high density reactive ion etching have been employed for the improvement of etching process. In this work, inductively coupled plasma reactive ion etching (ICPRIE) system was adopted for the improvement of etching process using MgO thin films and etching gas mixes of $CH_4$/Ar and $CH_4$/$O_2$/Ar have been employed. The etch rates are measured by a surface profilometer and etch profiles are observed using field emission scanning emission microscopy (FESEM). The effects of gas concentration and etch parameters such as coil rf power, dc-bias voltage to substrate, and gas pressure on etch characteristics will be systematically explored.

• Journal of Advanced Marine Engineering and Technology
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• 제35권6호
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• pp.842-848
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• 2011

다중통신을 지원하는 하이브리드 통신 제어보드는 저전력의 8-bit 마이크로콘트롤러인 ATxmega128A1으로 설계하였으며, 마이크로콘트롤러는 다중통신을 위한 모뎀과 GPS 모듈 등을 시리얼 인터페이스 하기 위한 8개의 UART 포트가 갖추어져 있으며, 내부에 2K 바이트의 프로그램 매개변수와 프로그램이 동작하는데 필요한 데이터를 저장할 수 있는 EEPROM과 128K 바이트의 플래시 메모리 및 프로그램이 실행되는 8K 바이트의 SRAM으로 구성되어 있다. 항로표지의 원격 관리를 CDMA, TRS, RF 등 하이브리드 통신을 이용하면 개별 통신 방식별로 음영지역이 존재하는 경우에도, 최적의 통신방식을 선택하여 통신을 수행하게 됨으로써, 통신 음영지역의 해소가 가능하다. 또한 통신장치마다 동일한 데이터 프레임을 사용함으로써 데이터의 호환성을 높였다. 실험은 30일 동안 각 부표에서 매 5분마다 데이터를 취득하였으며, 데이터 수신율은 85 % 이상을 보였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.282.1-282.1
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• 2016

The remarkable physical properties of two-dimensional (2D) semiconducting materials such as molybdenum disulfide ($MoS_2$) and tungsten disulfide ($WS_2$) etc. have attracted considerable attentions for future high-performance electronic and optoelectronic devices. The ongoing studies of $MoS_2$ based nonvolatile memories have been demonstrated by worldwide researchers. The opening hysteresis in transfer characteristics have been revealed by different charge confining layer, for instance, few-layer graphene, $MoS_2$, metallic nanocrystal, hafnium oxide, and guanine. However, limited works built their nonvolatile memories using entirely of assembled 2D crystals. This is important in aspect view of large-scale manufacture and vertical integration for future memory device engineering. We report $WS_2$ based nonvolatile memories utilizing functional van der Waals heterostructure in which multi-layered graphene is encapsulated between $SiO_2$ and hexagonal boron nitride (hBN). We experimentally observed that, large memory window (20 V) allows to reveal high on-/off-state ratio (>$10^3$). Moreover, the devices manifest perfect retention of 13% charge loss after 10 years due to large graphene/hBN barrier height. Interestingly, the performance of our memories is drastically better than ever published work related to $MoS_2$ and black phosphorus flash memory technology.

• 대한전자공학회논문지SD
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• 제48권8호
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• pp.45-52
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• 2011

플래시 메모리는 빠른 처리 속도, 비휘발성, 저전력, 강한 내구성으로 인해 최근 다방면에서 활용되는 비중이 점점 커지고 있고, 최근 비트 당 가격이 저렴해지면서 NAND 플래시 기반의 SSD (Solid State Disk)가 기존 기계적 메커니즘의 HDD(Hard Disk Drive)를 대체할 새로운 저장 장치로 주목받고 있다. 특히 모바일 기기에 적용되는 싱글 패키지 SSD 제품의 경우 병렬 처리를 통한 성능 향상을 위해 채널 수를 증가시키면 NAND 플래시 컨트롤러의 면적과 입출력 핀 수가 채널 수 증가에 따라 증가하여 폼팩터 (form factor)에 직접적인 영향을 주게 된다. 본 논문에서는 NAND 플래시 채널 수와 인터페이스의 채널당 FIFO 버퍼 사이즈를 최적화하여 SSD 컨트롤러의 성능을 고려한 면적과 입출력 핀 수를 최소화하고 이를 폼팩터에 반영하는 방법을 제안한다. 이중 버퍼를 채용한 10채널 지원 SSD 컨트롤러에 대해서 실험을 통해 동일한 성능을 유지하면서도 버퍼 블록 사이즈를 73%정도 축소시킬 수 있었고, 컨트롤러 전체 칩 면적으로는 채널 수 감소에 따른 채널별 컨트롤 블록과 입출력 핀 수 감소 등으로 인해 대략 40%정도 축소 가능할 것으로 예상된다.

• 대한전자공학회논문지SD
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• 제48권7호
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• pp.48-56
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• 2011

최근 NAND 플래시 메모리를 이용한 새로운 저장매체인 SSD(Solid State Disk)가 모바일 기기를 중심으로 HDD(Hard Disk Drive)를 대체하면서 가격대비 성능을 향상시키려는 연구가 다양한 접근 방식을 통해 진행 중이다. 병렬처리를 통한 NAND 플래시 대역폭 향상을 위해 채널수를 확장하면서 호스트(PC)와 NAND 플래시 간의 버퍼 캐시의 역할을 하는 DRAM 버퍼가 SSD 성능 개선의 bottleneck으로 작용하게 되었다. 이 문제를 해소하기 위해 본 논문에서는 DRAM Multi-bank를 활용한 스케줄링 기법을 통해 DRAM 버퍼 대역폭을 개선함으로써 저비용으로 SSD의 성능을 향상시키는 효과적인 방안을 제안한다. 호스트와 NAND 플래시 다중 채널이 동시에 DRAM 버퍼의 접근을 요청하는 경우, 이들의 목적지를 확인하여 DRAM 특성을 고려한 스케줄링 기법을 적용함으로써 bank 활성화 시간과 row latency에 대한 overhead를 감소시키고 결과적으로 DRAM 버퍼 대역폭 활용을 최적화할 수 있다. 제안한 기법을 적용하여 실험한 결과, 무시할만한 수준의 하드웨어 변경 및 증가만으로 기존의 SSD 시스템과 비교하여 SSD의 읽기 성능은 최대 47.4%, 쓰기 성능은 최대 47.7% 향상됨을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 춘계종합학술대회 A
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• pp.641-644
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• 2008

본 논문은 지능형 임베디드 시스템의 GUI 구현에 관한 논문이다. 지능형 임베디드 시스템의 GUI 구현을 위해 사용된 X 윈도우 시스템과 그래픽 라이브러리의 구조 및 동작에 대해 논하고 지능형 임베디드 시스템의 X-시스템에 필요한 기능 및 구성 요소에 대해 조사 및 분석을 통한 리눅스 커널과의 동작 및 기능 검증 구현을 보인다. 저성능 및 저전력이며 고용량 메모리를 탑재한 임베디드 시스템의 하나인 지능형 임베디드 X-시스템에서 적용 가능하도록 요구되는 기능과 동작을 구현하고 소형 운영체제를 위한 GUI 개발에 적용 가능하다. 이러한 소형 운영체제 및 이를 위한 X-시스템은 지능형 개인정보서비스를 위한 임베디드 플랫폼 시스템으로써 개인용 정보의 지능형 서비스 기능을 지원하고 새로운 소형 운영체제를 탑재한 시스템의 개발에 적용 가능하다. 본 논문에서는 이러한 지능형 임베디드 X-시스템과 응용 소프트웨어 및 서비스 개발을 위한 GUI환경 구현에 대하여 기술한다.

• 마이크로전자및패키징학회지
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• 제24권3호
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• pp.7-11
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• 2017

본 논문은 3차원 낸드 플래쉬 기억 소자에 적용을 위해 소노스(SONOS) 형태로 기억 저장 절연막을 채용하고 채널로 폴리실리콘을 사용한 박막형 트랜지스터에 대해 연구하였다. 셀의 source/drain에는 불순물을 주입 하지 않았고, 셀 양 끝단에는 선택 트랜지스터를 배치하였다. 셀의 채널과 선택 트랜지스터의 source/drain 불순물 농도 변화에 대한 평가를 진행하여 공정 최적화를 하였다. 선택 트랜지스터의 농도 증가 시 채널 전류의 상승 및 삭제특성이 개선됨을 확인 하였는데 이는 GIDL에 의한 홀 생성이 증가하였기 때문이다. 최적화된 공정 변수에 대해 삭제와 쓰기 후 문턱전압의 프로그램 윈도우는 대략 2.5V를 얻었다. 터널 산화막 공정 온도에 대한 평가 결과 온도 증가 시 swing 및 신뢰성 항목인 bake 결과가 개선됨을 확인하였다.

• 사물인터넷융복합논문지
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• 제10권2호
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• pp.109-114
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• 2024

높은 데이터 신뢰성을 요구하는 엔터프라이즈 저장시스템은 데이터 손실 및 장애 시 복구를 위해 RAID(Redundant Array of Independent Disks) 시스템을 적용하고 있다. 특히 RAID 5는 패리티를 여러 저장장치에 분산 저장하여 공간 효율성과 안정성을 보장하였다. 그러나 저장장치의 용량이 서로 다를 경우 가장 작은 용량의 저장장치기준으로 RAID가 구축되어 저장공간의 낭비가 발생한다. 따라서 이러한 자원관리 문제를 해결하기 위한 연구가 필요하다. 본 논문에서는 SSD(Solid State Disk)로 구성된 RAID에서 각각의 독립적인 NAND 플래시 메모리 블록을 내부뿐만 아니라 외부 SSD와 RAID 그룹을 묶는 방법을 제안한다. 이 방법은 SSD 내부의 블록 정보를 RAID 시스템에 전달하는 정책과 RAID 시스템으로부터 전달된 물리적인 주소를 RAID 그룹으로 묶는 정책으로 구분된다. 이 방법을 통해 서로 다른 용량의 SSD를 RAID로 묶을 때 자원의 낭비가 발생하지 않는 RAID를 유지할 수 있다. 마지막으로 실험을 통해 제안하는 방법의 효과를 증명한다.

• 정보과학회 컴퓨팅의 실제 논문지
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• 제23권8호
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• pp.473-480
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• 2017

최근 들어 플래시 메모리 Solid State Driver(SSD)와 같은 반도체 기반 저장장치가 고성능으로 발전하면서 저장장치 내부 컨트롤러의 CPU와 메모리 같은 자원을 응용의 요구에 맞추어 최적으로 활용해보고자 하는 움직임이 있었다. 이러한 개념을 스토리지 내 프로세싱 방식(In-Storage Processing, ISP)이라고 한다. ISP의 기능이 탑재된 저장장치에서는 호스트에서 수행하던 연산의 일부를 나누어 처리할 수 있으므로 호스트의 부하가 줄어들고 저장장치 내에서 데이터가 가공되어 처리되기 때문에 호스트까지의 데이터 전달 시간이 줄어든다. 본 논문에서는 이러한 ISP 기능을 활용하여 그래프 질의 처리를 최적화하기 위한 방식을 제안하고, 제안된 최적화 그래프 처리 방식이 graph500 벤치마크의 성능을 최대 20%까지 향상 시켰음을 보여준다.

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2000년도 추계학술대회논문집
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• pp.17-20
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• 2000

This study is about a retrograde triple well employed in the Cell tr. of next DRAM and flash memory. triple well structure is formed deep n-well under the light p-well using MeV ion implantation. MeV P implanted deep n-well was observed to show greatly improved characteristics of electrical isolation and soft error. Junction leakage current, however, showed a critical behavior as a function of implantation and annealing conditions. {311} defects were observed to be responsible for the leakage current. {311} defects were generated near the R$\sub$p/ (projected range) region and grown upward to the surface during annealing. This is study on the defect behavior in device region as a function of implantation and annealing conditions.