The electron drift mobility of poly(4,4'-cyclohexylidenediphenyl carbonate)(PC-Z) doped with 3,5-dimethy-3,5-di-t-butylstilbenequinone(MBSQ), 3,5,3,5-tetra-t-butyl stilbenequinone(TMSQ) and 3,5,3,5-tetra-methyl stilbenequinone(TMSQ) was measured by the time-of-flight technique. The electric field and temperature dependences of the electron drift mobility were discussed with Poole-Frenkel, Arrhenius formulations and non-Arrhenius type of temperature dependence. It was assumed that the hopping sites were Gaussian distribution. Mobility and activation energy of MBSQ were increased with increasing dopant. However, mobilities and activation energy of TBSQ and TMSQ were increased and decreased, respectively.
60 nm C-MOSFET 기술 분기점 이상의 고성능, 저전력 트랜지스터를 구현 시키기 위해 SiGe/SiO2/Si위에 성장된 strained Si의 두께가 전자 이동도에 미치는 영향을 두 가지 관점에서 조사 연구하였다. 첫째, inter-valley phonon 산란 모델의 매개변수들을 최적화하였고 둘째, strained Si 반전층의 2-fold와 4-fold의 전자상태, 에너지 밴드 다이어그램, 전자 점유도, 전자농도, phonon 산란율과 phonon-limited 전자이동도를 이론적으로 계산하였다. SGOI n-MOSFET의 전자이동도는 고찰된 SOI 구조의 Si 두께 모든 영역에서 일반적인 SOI n-MOSFET보다 $1.5\~1.7$배가 높음이 관찰 되었다. 이러한 경향은 실험 결과와 상당히 일치한다. 특히 strained Si의 두께가 10 nm 이하일 때 Si 채널 두께가 6 nm 보다 작은 SGOI n-MOSFET에서의 phonon-limited 전자 이동도는 일반 SOI n-MOSFET과 크게 달랐다. 우리는 이러한 차이가 전자들이 suained SGOI n-MOSFET의 반전층에서 SiGe층으로 터널링 했기 때문이고, 반면에 일반 SOI n-MOSFET에서는 캐리어 confinement 현상이 발생했기 때문인 것으로 해석하였다. 또한 우리는 10 nm와 3 nm 사이의 Si 두께에서는 SGOI n-MOSFET의 phonon-limited 전자 이동도가 inter-valley phonon 산란율에 영향을 받는 다는 것을 확인하였으며, 이러한 결과는 더욱 높은 드레인 전류를 얻기 위해서 15 nm 미만의 채널길이를 가진 완전공핍 C-MOSFET는 stained Si SGOI 구조로 제작하여야 함을 확인 했다
We have synthesized novel stilbenequinone derivatives(ASQ, PSQ) and investigated the properties of their electron drift mobility. Characteristics of the ionization potential Ip and electron affinity Ea of the ASQ were investigated by determining both oxidation and reduction potentials. There were estimated Ip = 7.1 eV and Ea = 3.6 eV. The electron drift mobility of ASQ mixture(R:t-Bu 10wt%) was $1.5{\times}10^{-5}cm^2/V{\cdot}sec$ at $6.15{\times}10^{5}V/cm$ and $1.3{\mu}m$ thickness.
관벽온도에 따른 형광램프 양광주 내의 전자이동도 변화를 계산하였다. 전자분포 함수는 2 Electron Group Model을 사용하였다. 또한 이를 검증하기 위하여, 38mm 20W 형광램프 양광주 내의 전자이동도를 관벽온도를 변화시키면서 측정하였다. 측정방법으로는 양광주 내의 전계를 구하기 위하여 양극 및 음극 강하전압의 합을 15V로 가정하였으며 2중 슬릿을 사용하여 양광주의 길이를 측정하였다. 관벽온도를 $10-18^{\circ}C$로 변화시키며 계산하고 측정한 결과를 표시하였다.
We present a new physically based analytical equation for electron effective mobility in MOS inversion layers. The new semi-empirical model is accounting expicitly for surface roughness scattering and screened Coulomb scattering in addition to phonon scattering. This model shows excellent agreement with experimentally measured effective mobility data from three different published sources for a wide range of effective transverse field, channel doping and temperature. By accounting for screened Coulomb scattering due to doping impurities in the channel, our model describes very well the roll-off of effective mobility in the low field (threshold) region for a wide range of channel doping level (Na=3.0*10$^{14}$ - 2.8*10$^{18}$ cm$^{-3}$ ).
Indium oxide nanocrystals ($In_2O_3$ NCs) with sizes of 5.5 nm-10 nm were synthesized by hot injection of the mixture precursors, indium acetate and oleic acid, into alcohol solution (1-octadecanol and 1-octadecence mixture). Field emission transmission electron microscopy (FE-TEM), High resolution X-Ray diffraction (X-ray), Nuclear magnetic resonance (NMR), and Fourier transform infrared spectroscopy (FT-IR) were employed to investigate the size, surface molecular structure, and crystallinity of the synthesized $In_2O_3$ NCs. When covered by oleic acid as a capping group, the $In_2O_3$ NCs had a high crystallinity with a cubic structure, demonstrating a narrow size distribution. A high mobility of $2.51cm^2/V{\cdot}s$ and an on/off current ratio of about $1.0{\times}10^3$ were observed with an $In_2O_3$ NCs thin film transistor (TFT) device, where the channel layer of $In_2O_3$ NCs thin films were formed by a solution process of spin coating, cured at a relatively low temperature, $350^{\circ}C$. A size-dependent, non-monotonic trend on electron mobility was distinctly observed: the electron mobility increased from $0.43cm^2/V{\cdot}s$ for NCs with a 5.5 nm diameter to $2.51cm^2/V{\cdot}s$ for NCs with a diameter of 7.1 nm, and then decreased for NCs larger than 7.1 nm. This phenomenon is clearly explained by the combination of a smaller number of hops, a decrease in charging energy, and a decrease in electronic coupling with the increasing NC size, where the crossover diameter is estimated to be 7.1 nm. The decrease in electronic coupling proved to be the decisive factor giving rise to the decrease in the mobility associated with increasing size in the larger NCs above the crossover diameter.
GaAs의 단결정은 Ga의 용액으로부터 epitaxial 방법으로 성장시키는데 300°K에서는 carrier concentration 10 /㎤에서 electron-mobility 7,500∼9,300㎠/V-sec. 정도의 것이 얻어지며 77°K에서는 electron-mobility 50,000∼95,000㎠/V-sec.의 것이 얻어진다. mobility-온도 관계곡선의 이론적인 것과 실험적인 것을 비교해 보면 77°K에서 430°K의 온도범위내에서 ion화한 불순물과 phonon이 주요한 scattering mechanism이라는 것을 나타낸다. 이것은 epitaxial층이 mobility를 제한하는 다른 결함을 별로 내포하지 않는다는 것을 의미한다. epitaxial층의 photoluminescence spectra는 심부에 존재하는 결함의 준위에 의한 방출을 나타내지 않는다.
We have synthesized novel Diphenoquinone(DQ) derivatives. Electron drift mobility of DQ series was measured and electron affinity$(E_a)$ of them is estimated 3.7~3.9eV by CV. Electron drift mobility$(\mu)$ of electric field dependence by time of flight(TOF) technique is $1.76{\times}10^{-5}cm^2/V{\cdot}s$(DQ5) at the concentration of 10wt% verse poly(4,4'-cyclohexylidene diphenylcarbonate)(Pc-Z) and $1.66{\times}10^6V/cm$.
SOI 구조에서 형성된 MOS 트랜지스터의 장점과 strained Si에서 전자의 이동도가 향상되는 효과를 동시에 고려하기 위해 buried oxide(BOX)층과 Top Si층 사이에 Ge을 삽입하여 strained Si/relaxed SiGe/SiO₂Si 구조를 형성하고 strained Si fully depletion(FD) n-MOSFET를 제작하였다. 상부 strained Si층과 하부 SiGe층의 두께의 합을 12.8nm로 고정하고 상부 strained Si 층의 두께에 변화를 주어 두께의 변화가 electron mobility에 미치는 영향을 분석하였다. Strained Si/relaxed SiGe/SiO2/Si (strained Si/SGOI) 구조위의 FD n-MOSFET의 전자 이동도는 Si/SiO₂/Si (SOI) 구조위의 FD n-MOSFET 에 비해 30-80% 항상되었다. 상부 strained Si 층과 하부 SiGe 층의 두께의 합을 12.8nm 로 고정한 shrined Si/SGOI 구조 FD n-MOSFET에서 상부층 strained Si층의 두께가 감소하면 하부층 SiGe 층 두께 증가로 인한 Ge mole fraction이 증가함에 의해 inter-valley scattering 이 감소함에도 불구하고 n-channel 층의 전자이동도가 감소하였다. 이는 strained Si층의 두께가 감소할수록 2-fold valley에 있는 전자가 n-channel 층에 더욱더 confinement 되어 intra-valley phonon scattering 이 증가하여 전자 이동도가 감소함이 이론적으로 확인되었다.
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[게시일 2004년 10월 1일]
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