• IEIE Transactions on Smart Processing and Computing
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• 제4권3호
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• pp.189-193
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• 2015

This paper provides the design techniques of a successive approximation register (SAR) type 12b analog-to-digital converter (ADC) for distributed maximum power point tracking (DMPPT) control in a photovoltaic system. Both a top-plate sampling technique and a $V_{CM}$-based switching technique are applied to the 12b capacitor digital-to-analog converter (CDAC). With these techniques, we can implement a 12b SAR ADC with a 10b capacitor array digital-to-analog converter (DAC). To enhance the accuracy of the ADC, a single-to-differential converted DAC is exploited with the dual sampling technique during top-plate sampling. Simulation results show that the proposed ADC can achieve a signal-to-noise plus distortion ratio (SNDR) of 70.8dB, a spurious free dynamic range (SFDR) of 83.3dB and an effective number of bits (ENOB) of 11.5b with bipolar CMOS LDMOD (BCDMOS) $0.35{\mu}m$ technology. Total power consumption is 115uW under a supply voltage of 3.3V at a sampling frequency of 1.25MHz. And the figure of merit (FoM) is 32.68fJ/conversion-step.

• Journal of Power Electronics
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• 제12권6호
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• pp.886-894
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• 2012

This paper presents a secondary-side, dual-mode feedback LLC resonant controller IC with dynamic PWM dimming for LED backlight units. In order to reduce the cost, master and slave outputs can be generated simultaneously with a single LLC resonant core based on dual-mode feedback topologies. Pulse Frequency Modulation (PFM) and Pulse Width Modulation (PWM) schemes are used for the master stage and slave stage, respectively. In order to guarantee the correct dual feedback operation, Phased-Locked Loop (PLL)-based automatic duty control circuit is proposed in this paper. The chip is fabricated using $0.35{\mu}m$ Bipolar-CMOS-DMOS (BCD) technology, and the die size is $2.5mm{\times}2.5mm$. The frequency of the gate driver (GDA/GDB) in the clock generator ranges from 50 to 425 kHz. The current consumption of the LLC resonant controller IC is 40 mA for a 100 kHz operation frequency using a 15 V supply. The duty ratio of the slave stage can be controlled from 40% to 60% independent of the frequency of the master stage.

• Journal of Power Electronics
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• 제11권3호
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• pp.271-278
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• 2011

This paper presents a LLC resonant controller IC for secondary side control without external active devices to achieve low profile and low cost LED back light units. A gate driving transformer is adopted to isolate the primary side and the secondary side instead of an opto-coupler. A new integrated dimming circuitry is proposed to improve the dynamic current control characteristic and the current density of a LED for the brightness modulation of a large screen LCD. A dual-slope clock generator is proposed to overcome the frequency error due to the under shoot in conventional approaches. This chip is fabricated using 0.35 ${\mu}m$ BCD technology and the die size is $2{\times}2\;mm^2$. The frequency range of the clock generator is from 50 kHz to 500 kHz and the range of the dead time is from 50 ns to 2.2 ${\mu}s$. The efficiency of the LED driving circuit is 97 % and the current consumption is 40 mA for a 100 kHz operation frequency from a 15 V supply voltage.

• 한국소음진동공학회:학술대회논문집
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• 한국소음진동공학회 2004년도 추계학술대회논문집
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• pp.582-585
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• 2004

Most of hard disk drives currently employ fluid dynamic bearing (FDB) for their rotor support. Stiffness of the FDB is affected by many design factors such as bearing clearance, fluid viscosity, and rotational speed. For the high rotating speed HDDs stiffness of the rotor is normally high enough to accomodate load disturbances. However small form factor HDDs that are to be operated in low power consumption are often designed with low stiffness rotors. Although the low stiffness rotor clearly benefits low power operation, it could damage the entire motor structure or head disk interface even by a light mechanical load disturbance such as shock or vibration. In addition, since a single channel HDD does not provide gram load equilibrium in axial direction the rotor could be tilted and make a hard contact to stator. A non-symmetric groove pattern could successfully compensate the tilted rotor angle during operation.

• ETRI Journal
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• 제40권6호
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• pp.759-773
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• 2018

Uncore components such as on-chip memory systems and on-chip interconnects consume a large amount of energy in emerging embedded applications. Few studies have focused on next-generation analytical models for future chip-multiprocessors (CMPs) that simultaneously consider the impacts of the power consumption of core and uncore components. In this paper, we propose a convex-optimization approach to design heterogeneous uncore architectures for embedded CMPs. Our convex approach optimizes the number and placement of memory banks with different technologies on the memory layer. In parallel with hybrid memory architecting, optimizing the number and placement of through silicon vias as a viable solution in building three-dimensional (3D) CMPs is another important target of the proposed approach. Experimental results show that the proposed method outperforms 3D CMP designs with hybrid and traditional memory architectures in terms of both energy delay products (EDPs) and performance parameters. The proposed method improves the EDPs by an average of about 43% compared with SRAM design. In addition, it improves the throughput by about 7% compared with dynamic RAM (DRAM) design.

• 전기전자학회논문지
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• 제18권2호
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• pp.192-197
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• 2014

본 논문은 개선된 입력 범위를 갖는 FDPA(Feedback Delay Pass Addition) 방식의 3차 SDM(Sigma-Delta Modulator) 구조를 제안한다. 기존의 구조는 2차 SDM 구조에서 디지털 딜레이 패스만을 추가하여 3차 전달함수를 구현하였지만, 첫 번째 적분기로 피드백 하는 패스가 많아짐에 따라 입력 범위가 매우 작은 단점이 있다. 그러나 제안된 구조는 첫 번째 적분기로 피드백 하는 디지털 패스를 2차 적분기로 피드백 하여 입력 범위를 9dB 개선할 수 있었다 이를 이중 샘플링 기법을 통해 연산 증폭기 한 개 만으로 3차 SC SDM을 구현하였다. 공급전압 1.8V, 신호대역폭 20KHz, 오디오 대역 샘플링 주파수 2.8224MHz 조건에서 $0.18{\mu}m$ CMOS 공정을 이용하여 제안한 SDM을 시뮬레이션한 결과, SNR(Signal to Noise Ratio)은 83.8dB, 전력소비는 $700{\mu}W$, Dynamic Range는 82.8dB이다.

• Smart Structures and Systems
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• 제2권2호
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• pp.115-126
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• 2006

The Terra-Scope system is an affordable 4-D down-hole seismic monitoring system based on independent, microprocessor-controlled sensor Pods. The Pods are nominally 50 mm in diameter, and about 120 mm long. They are expected to cost approximately $6000 each. An internal 16-bit, extremely low power MCU controls all aspects of instrumentation, eight programmable gain amplifiers, and local signal storage. Each Pod measures 3-D acceleration, tilt, azimuth, temperature, and other parametric variables such as pore water pressure and pH. Each Pod communicates over a standard digital bus (RS-485) through a completely web-based GUI interface, and has a power consumption of less than 400 mW. Three-dimensional acceleration is measured by pure digital force-balance MEMS-based accelerometers. These accelerometers have a dynamic range of more than 115 dB and a frequency response from DC to 1000 Hz with a noise floor of less than $30ng_{rms}/{\surd}Hz$. Accelerations above 0.2 g are measured by a second set of MEMS-based accelerometers, giving a full 160 dB dynamic range. This paper describes the system design and the cooperative shared-time scheduler implemented for this project. Restraints accounted for include multiple data streams, integration of multiple free agents, interaction with the asynchronous world, and hardened time stamping of accelerometer data. The prototype of the device is currently undergoing evaluation. The first array will be installed in the spring of 2006.

• 한국항행학회논문지
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• 제10권2호
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• pp.138-144
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• 2006

본 논문에서는 와이브로와 무선랜 응용을 위한 이중 모우드 FET 믹서를 단일 게이트의 두 개 pHEMT를 캐스코드(cascode)로 연결하여 이중게이트 FET 믹서 형태로 구현하였다. 설계된 이중게이트 믹서는 와이브로와 무선랜 응용에서 DC 전력소모를 최소화하기위해 가변적인 변환이득을 갖도록 최적화되었다. 설계 믹서의 LO-RF간 격리도 특성은 2.3GHz~2.5GHz에서 약 20dB이다. LO신호가 0dBm이고 RF신호가 -50dBm일 때 믹서는 15dB의 변환이득을 갖는다. 수신되는 RF신호가 -50dBm에서 -20dBm까지 증가할 때 변환이득은 15dB에서 -2dB까지 바이어스에 따라 감소하게 된다. 가변 변환이득은 몇 가지 장점이 있다. 즉 IF단에서 AGC의 넓은 동작영역의 부담을 줄일 수 있고, 또한 믹서의 DC전력소모를 약 90% 절약할 수 있다.

• 정보과학회 컴퓨팅의 실제 논문지
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• 제20권11호
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• pp.604-609
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• 2014

미디어 플레이어에서의 디코딩 과정은 많은 연산을 필요로 하며, CPU로부터 높은 소비전력을 초래한다. 디코딩 연산을 줄이는 것은 CPU 소비 전력을 감소시킬 수 있지만 사용자로부터 비디오 품질을 저하시키게 된다. 본 논문에서는 H.264의 품질 확장성을 이용하여 새로운 CPU 전력 관리 기법을 제안한다. 첫째, VQM(Video Quality Metric)을 사용하여 계층적 비디오 코딩의 서로 다른 양자화 인자를 고려한 새로운 비디오 품질 모델을 제안한다. 그리고 이전 디코딩 시간과 프레임 크기를 선택적으로 융합한 디코딩 시간 예측기법에 기반한 새로운 동적 전압 기법을 제안한다. 최신 스마트폰에서 구현하였고, 사용자 테스트를 수행하였다. 제안한 기법을 실제 측정에 적용하였을 때 리눅스 동적 전압 및 주파수 조절(DVFS) 거버너에 비해 34%의 에너지 감소를 보였고 사용자 테스트를 통해 실험 영상의 품질 하락을 사용자는 인지하지 못하거나 용인될 수 있음을 확인하였다.

• 한국차세대컴퓨팅학회논문지
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• 제15권4호
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• pp.18-29
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• 2019

동적 적응 스트리밍 서버는 일시에 많은 양의 트랜스코딩 연산을 처리하기 때문에 높은 프로세서 전력을 소모한다. 많은 연산량을 위하여 다중 프로세서 구조가 필요하고, 이에 대한 효과적인 트랜스코딩 태스크 분배가 필요하다. 본 논문에서는 2 티어 (프론트엔드 노드 (frontend node)와 백엔드 노드 (backend node)) 트랜스코딩 서버의 전력 상한을 보장하고 스트리밍 되는 비디오의 인기도 및 품질을 고려한 트랜스코딩 서버의 설계 및 구현 방법을 제안한다. 이를 위하여 1) 각 백엔드 노드에 트랜스코딩 태스크 분배, 2) 백엔드 노드에서의 태스크 스케줄링, 3) 프론트엔드와 백엔드 노드 통신 기법들을 구현하고, 테스트베드를 구축하였다. 실제 테스트베드에서의 예상 소모 전력과 실제 소모 전력을 비교하는 실험을 진행함으로써 본 시스템의 효용성을 확인했다. 또한 본 시스템이 각 노드의 부하를 감소시킴으로써 트랜스코딩에 사용되는 전력 및 시간 최적화가 가능함을 보였다.