• 한국정보통신학회논문지
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• 제8권6호
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• pp.1166-1174
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• 2004

본 논문은 TCP/IP 프로토콜 스택을 위한 RISC 기반 송신 래퍼 프로세서의 설계를 기술하였다. 설계된 프로세서는 이중 뱅크 구조를 갖는 입출력 버퍼, 32 비트 RISC 마이크로프로세서, 온라인 체크섬 계산 기능을 갖는 DMA 모듈, 메모리 모듈로 구성되어 있다. TCP/IP 프로토콜의 다양한 동작모드를 지원하기 위해 기존의 상태 머신 기반의 설계 방식이 아닌 RISC 프로세서에 기반을 둔 하드웨어-소프트웨어 공동설계 설계기법이 사용되었다. 데이터 전달 동작과 체크섬 동작의 순차적인 수행에 기인한 커다란 지변 시간을 제거하기 위해, 데이터 전달 동작과 병렬적으로 체크섬 동작을 수행할 수 있는 DMA 모듈이 채택되었다. 가변 크기의 입출력 버퍼를 제외한 프로세서는 0.35${\mu}m$ CMOS 공정 조건에서 약 23,700개의 게이트로 구성되며, 최대 동작 주파수는 약 167MHz를 가짐을 확인하였다.

• 한국컴퓨터정보학회논문지
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• 제18권12호
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• pp.1-9
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• 2013

비록 멀티 페이지 TLB는 성능을 향상시키는데 효과적이지만, 운영체제의 도움을 통한 기존의 방법은 사용자 응용 프로그램에서는 멀티 페이지를 사용할 수 없는 치명적인 단점을 가진다. 이에 본 논문에서는 운영체제의 지원 없이 멀티 페이지를 이용하여 고성능과 저전력을 얻을 수 있는 새로운 멀티 TLB 구조를 제안한다. 제안된 TLB는 작은 페이지를 위한 TLB와 큰 페이지를 위한 TLB로 구성되며, 모두 완전연관 뱅크 구조를 가지고 있다. 작은 페이지를 지원하는 S-TLB(Small TLB)는 큰 페이지를 지원하는 L-TLB(Large TLB)에서 추출된 작은 페이지를 저장하게 되며, L-TLB는 CPU로부터 요청된 작은 페이지를 포함한 큰 가상 페이지 주소를 저장하게 된다. CPU가 요청한 가상주소의 특별한 한 비트와 두 비트를 이용하여 S-TLB와 L_TLB의 각각의 하나의 뱅크만이 접근되며, 동시에 접근되는 엔트리 수 감소에 의해 에너지 소비를 줄일 수 있다. 또한 본 논문에서 효과적인 성능향상을 위해 간단한 1비트 LRU 정책을 제안하였다. 제안된 LRU 정책은 각 TLB 엔트리에 추가적인 1 비트를 사용하여 최근에 참조된 블록을 나타낸다. 이 방법은 간단하게 L-TLB로부터 가장 최근에 참조된 페이지를 선택할 수 있다. 시뮬레이션 결과에 따르면, 제안된 구조는 완전연관 사상 TLB, Dual TLB 그리고 ARM TLB에 비해 76%, 57%, 그리고 6%의 에너지*지연시간을 줄일 수 있었다.

• 대한전자공학회논문지SP
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• 제44권1호
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• pp.49-55
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• 2007

본 논문에서는 필드/프레임의 공간적, 시간적 움직임 특성을 활용한 디인터레이스드 기법을 이용해 재구성된 영상프레임으로부터 넓은 탐색영역에서의 움직임추정이 가능한 이중연산구조 기반의 다해상도 계층적 움직임 추정 방식(multi- resolution hierarchical motion estimation, MHME)의 효율적인 다중연산구조 기반의 움직임 추정을 제안한다. 공간적, 시간적 움직임 특성으로부터 디인터레이스드 기법을 적용하여 재구성된 영상프레임으로부터는 계층적 움직임 추정방식을 적용하여 빠른 움직임 영역에서도 화질의 열화가 거의 없는 다해상도 계층적 움직임 추정(MHME) 영상처리를 구현하였고, 비교적 높은 PSNR을 얻을 수 있었다. 다양한 모드 M=2 또는 M=3의 여러 가지 모의실험을 통해 제안된 구조가 전역탐색 블록정합 알고리듬(Full-search Block Matching Algorithm, FBMA)에 대하여 예측성능에 있어 최고 1.49dB(CAR), 최저0.421dB(Mobile & Calendar)의 모의실험결과 평균 -0.7dB 정도의 미소한 평균 PSNR 저하를 나타내었다. 이의 구현을 위해 제안된 전역/후역 탐색방식의 연산처리방식은 하나의 처리기소자(Processor Element, PE)에 이중연산처리기(DAPE) 구조를 채택하여 제한된 PE로부터 넓은 탐색영역에서의 움직임 추정이 가능한 전역/후역 탐색방식(Foreground & Background Search Algorithm, FBSA)의 비트 처리열 탐색 알고리듬을 제안 적용하여 움직임추정 연산의 성능을 구조적으로 향상시키는 다중프로세서 어레이 구조(Multiple Processor Array Unit, MPAU)를 개발 제안하였다.