• ETRI Journal
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• 제35권4호
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• pp.638-643
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• 2013

This paper presents a 5-bit digital step attenuator (DSA) using a commercial 0.18-${\mu}m$ silicon-on-insulator (SOI) process for the wideband phased array antenna. Both low insertion loss and low root mean square (RMS) phase error and amplitude error are achieved employing two attenuation topologies of the switched path attenuator and the switched T-type attenuator. The attenuation coverage of 31 dB with a least significant bit of 1 dB is achieved at DC to 20 GHz. The RMS phase error and amplitude error are less than $2.5^{\circ}$ and less than 0.5 dB, respectively. The measured insertion loss of the reference state is less than 5.5 dB at 10 GHz. The input return loss and output return loss are each less than 12 dB at DC to 20 GHz. The current consumption is nearly zero with a voltage supply of 1.8 V. The chip size is $0.93mm{\times}0.68mm$, including pads. To the best of the authors' knowledge, this is the first demonstration of a low phase error DC-to-20-GHz SOI DSA.

• 한국산학기술학회논문지
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• 제15권5호
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• pp.3079-3085
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• 2014

본 논문에서는 수동소자를 이용한 필터 설계기술을 기반으로 하고 디지털 계단형 감쇠기를 이용하여 전력레벨 조절이 가능한 주파수 상향 변환기를 설계 및 제작하였다. 제작한 주파수 변환기는 저전력 및 저가의 제작비용을 실현하였으며 전력레벨의 조절이 가능하여 광범위한 영역에서 사용이 가능하다. 실험 결과, 중심 주파수 1, 200MHz에서 160MHz의 대역을 확보하였으며 이득은 평균 0.75dB임을 확인하였다. 또한, 디지털 감쇠기를 통해 전력레벨을 10~-21.5dBm까지 조절이 가능함을 확인하였다.

• ETRI Journal
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• 제40권6호
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• pp.693-698
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• 2018

This paper presents a true-time delay (TTD) using a commercial $0.13-{\mu}m$ CMOS process for wideband phased-array antennas without the beam squint. The proposed TTD consists of four wideband distributed gain amplifiers (WDGAs), a 7-bit TTD circuit, and a 6-bit digital step attenuator (DSA) circuit. The T-type attenuator with a low-pass filter and the WDGAs are implemented for a low insertion loss error between the reference and time-delay states, and has a flat gain performance. The overall gain and return losses are >7 dB and >10 dB, respectively, at 2 GHz-18 GHz. The maximum time delay of 198 ps with a 1.56-ps step and the maximum attenuation of 31.5 dB with a 0.5-dB step are achieved at 2 GHz-18 GHz. The RMS time-delay and amplitude errors are <3 ps and <1 dB, respectively, at 2 GHz-18 GHz. An output P1 dB of <-0.5 dBm is achieved at 2 GHz-18 GHz. The chip size is $3.3{\times}1.6mm^2$, including pads, and the DC power consumption is 370 mW for a 3.3-V supply voltage.

• 한국전자파학회논문지
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• 제28권7호
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• pp.571-575
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• 2017

논문은 $0.13{\mu}m$ TSMC CMOS 공정을 이용한 위상 배열 안테나의 C-대역 양방향 T/R 칩셋에 관한 연구이다. 위상 배열 안테나의 필수 부품인 T/R 칩셋은 6 비트 위상변위기, 6 비트 가변 감쇄기, 양방향 증폭기로 구성하였다. 위상 변위기의 경우 정밀한 빔 조향을 위해서 $5.625^{\circ}$의 간격으로 최대 $354^{\circ}$까지 제어가 가능하며, 측엽 레벨을 제어하기 위한 가변 감쇄기는 0.5 dB 간격으로 최대 31.5 dB까지 감쇄가 가능하다. 또한, 1.2 V의 안정적인 전원공급을 위한 LDO(Low Drop Output) 레귤레이터와 디지털 회로의 제어가 간편하도록 SPI(Serial Peripheral Interface)를 집적화 하였으며, 칩 크기는 패드를 포함하여 $2.5{\times}1.5mm^2$이다.

• 한국전자파학회논문지
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• 제27권1호
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• pp.60-68
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• 2016

본 논문에서는 6~18 GHz 대역 7-bit 28 dB 가변 신호 감쇠기의 설계 및 측정결과에 대하여 기술하였다. 기존의 switched-T 감쇠기에 칩 사이즈를 최소화하기 위해 인덕터를 사용하지 않았고, 보상용 병렬 커패시터를 추가하여 참조 상태 (reference state)와 감쇠 상태간의 위상 변화를 최소화하였다. 설계된 감쇠기는 $0.18{\mu}m$ CMOS 공정을 이용하여 제작하였다. 측정된 감쇠기의 해상도와 전체 감쇠 범위는 각각 0.22 dB 및 28 dB이다. 6~18 GHz의 동작 주파수에서 RMS 감쇠 오차는 0.26 dB 이하, 위상 오차는 $3.2^{\circ}$ 이하로 측정되었으며, 참조상태 손실은 12.4 dB 이하이다. 전체 주파수 범위와 감쇠상태에서 입출력 반사손실은 9.4 dB 이상이다. 패드를 포함하지 않은 칩 면적은 $0.11mm^2$이다.