• 한국정보과학회논문지:시스템및이론
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• 제30권2호
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• pp.99-107
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• 2003

본 논문에서는 RTL 회로에 대한 테스트 용이도 분석방식과 테스트 용이화 설계 방식을 제안한다. RTL 회로에 대하여 제어도와 관측도를 분석하고 테스트 용이도를 높이기 위하여 테스트용 멀티플렉서의 삽입 위치를 결정한다. 그리고 삽입해야 할 테스트용 멀티플렉서의 우선순위를 결정하여 우선순위가 높은 몇 개의 테스트용 멀티플렉서만을 삽입한다. 제안하는 테스트 용이화 설계 방식은 우선순위가 높은 멀티플렉서만을 삽입함으로써 면적 오버헤드를 최소할 수 있다. 실험을 통해 주사 방식을 적용했을 때보다 적은 면적 증가율을 보이며, 높은 고장 검출율과 테스트 패턴의 효율을 얻을 수 있다. 그리고 주사 방식에 비해 테스트 패턴을 삽입하는데 필요한 시간이 적음을 확인하였다.

• 한국정보과학회논문지:시스템및이론
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• 제29권6호
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• pp.361-368
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• 2002

본 논문은 세 가지 중요한 설계 기준인 테스트 용이화, 설계 면적, 및 전체 수행 시간을 동시에 고려한 새로운 데이터 경로 합성 알고리즘을 제시한다. 우리는 테스트 용이화를 위한 선행 연구들에서 제시한 세 가지 기초적 척도들에 근거하여 새로운 테스트 용이화의 우수성에 대한 척도를 정의한다. 이 척도를 이용하여, 스케쥴링과 할당의 통합된 형태의, 단계식이며 점진적 개선을 통한, 합성 알고리즘을 제시한다. 벤치마크 설계와 다른 회로의 예를 통한 실험에서, 우리는 설계 면적과 수행 시간에 대해 매우 적은 추가 부담으로, 회로의 테스트 용이화가 향상됨을 보인다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.875-878
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• 1998

In this thesis, we present efficient techniques to reduce the switching activity in a CMOS combinational logic network based on local logic transforms. But this techniques is not appropriate in the view of testability because of deteriorating the random pattern testability of a circuit. This thesis proposes a circuit design method having two operation modes. For the sake of power dissipation(normal operation mode), a gate output switches as rarely as possible, implying highly skewed signal probabilities for 1 or 0. On the other hand, at test mode, signals have probabilities of being 1 or 0 approaching 0.5, so it is possible to exact both stuck-at faults on the wire. Therefore, the goals of synthesis for low power and random pattern testability are achieved. The hardware overhead sof proposed design method are only one primary input for mode selection and AND/OR gate for each redundant connection.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.902-905
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• 2006

본 논문에서는 성능 변수들을 측정하기 위해 검사용 설계 (design-for-testability, DFT) 방법을 기초로한 새로운 고주파 검사 회로를 제안한다. 이러한 기술은 저잡음 증폭기 (LNA)의 입력 임피던스, 이득, 잡음지수, 입력 전압 정재파비 (VSWR) 및 출력 신호대 잡음비 (SNR)를 제공한다. 이러한 고주파 경사 방식은 DR 칩에서 측정된 출력 DC 전압과 이론적인 수식을 이용하여 실제 고주파 소자의 중요 사양을 산출할 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1169-1172
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• 1998

We designed an ALU(Airthmetic Logic Unit) with BIST(Built-In Self Test), which is suitable for 32-bit DSP RISC processors. We minimized the area of this ALU by allowing different operations to share several hardware blocks. Moreover, we applied DFT(Design for Testability) to ALU and offered Bist(Built-In Self-Test) function. BIST is composed of pattern generation and response analysis. We used the reseeding method and testability design for the high fault coverage. These techniques reduce the test length. Chip's reliability is improved by testing and the cost of testing system can be reduced.

• Journal of Electrical Engineering and information Science
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• 제3권1호
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• pp.8-13
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• 1998

Often ESOP(Exclusive Sum of Products) expressions provide more compact representations of logic functions and implemented circuits are known to be highly testable. Motivated by the merits of using XOR(Exclusive-OR) gates in circuit design, ESOP(Exclusive Sum of Products) expressions are considered s the input to the logic synthesis for random pattern testability. The problem of interest in this paper is whether ESOP expressions provide better random testability than corresponding SOP expressions of the given function. Since XOR gates are used to collect product terms of ESOP expression, fault propagation is not affected by any other product terms in the ESOP expression. Therefore the test set for a fault in ESOP expressions becomes larger than that of SOP expressions, thereby providing better random testability. Experimental results show that in many cases, ESOP expressions require much less random patterns compared to SOP expressions.

• 한국정보통신학회논문지
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• 제15권3호
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• pp.632-638
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• 2011

본 논문은 고주파 시스템 온 칩 응용을 위한 온 칩 검사 대응 설계 (Design-for-Testability, DFT) 회로를 제안한다. 이러한 회로는 고주파 회로의 주요 성능 변수들 즉, 입력 임피던스, 전압이득, 잡음지수, 입력 전압 정재비 (VSWRin) 및 출력 신호대 잡음비 (SNRout)를 고가의 장비없이 측정 가능하다. 이러한 고주파 검사 회로는 DFT 칩으로부터 측정된 출력 DC 전압에 실제 고주파 소자의 성능을 제공하는 자체 개발한 이론적인 수학적 표현식을 이용한다. 제안한 DFT 회로는 외부 장비를 이용한 측정 결과와 비교해 볼 때 고주파 회로의 주요 성능 변수들에 대해 5.25GHz의 동작주파수에서 2%이하의 오차를 각각 보였다. DFT 회로는 고주파 소자 생산뿐만 아니라 시스템 검사 과정에서 칩들의 성능을 신속히 측정할 수 있으므로 불필요한 소자 복사를 위해 소요되는 엄청난 경비를 줄일 수 있으리라 기대한다.

• 대한전자공학회논문지TC
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• 제43권3호
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• pp.68-77
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• 2006

본 논문에서는 4.5-5.5GHz 저잡음 증폭기 (low noise amplifiers, LNAs)를 위한 새로운 구조의 검사용 설계(Design-for-Testability, DfT) 회로를 제안한다. 이러한 검사용 설계회로는 고가의 장비를 사용하지 알고도 저잡음 증폭기의 전압 이득, 잡음 지수, 입력 임피던스, 입력 반사 손실 및 출력 신호대 잡음 전력비를 측정한다. 검사용 설계회로는 $0.18{\mu}m$ SiGe 공정을 이용하여 설계되었으며, 입력 임피던스 정합과 직류 출력 전압 측정을 이용한다. 이러한 회로를 이용한 회로 검사 기술은 검사 방법이 간단하고 검사하는데 드는 비용이 저렴하다.

• 대한전자공학회논문지SD
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• 제45권10호
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• pp.39-44
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• 2008

스캔 테스트 기법은 효과적인 테스트 성능 향상 기법이지만, 이를 위한 테스트 수행 시간이 너무나 길어진다는 단점이 있다. 본 논문에서는 동일한 테스트 입력을 이용하는 Illinois 스캔 기법을 기반으로 한 효율적인 스캔 테스트 기법을 제안한다. 제한하는 방안은 다수의 스캔 입력에 선택적으로 접근하여 다중 스캔 기법의 효과를 최대한으로 이용한다. 실험 결과는 제안하는 방안이 입력을 공유하기 위한 효율을 극대화 하여 매우 적은 테스트 시간과 테스트 데이터만을 필요로 함을 보여준다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 가을 학술발표논문집 Vol.30 No.2 (2)
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• pp.340-342
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• 2003

컴포넌트는 서드파티(third-party)소스코드 형태로 배포되지 않는 등 여러 가지 요인으로 인해 테스트가능성(testability)이 낮아지게 된다. 이렇게 낮은 테스트가능성으로 인하여 개발된 컴포넌트가 실제로 재사용되었을 때 테스트에 많은 어려움이 따르게 된다. 이러한 테스트가능성을 향상시키기 위한 방법으로서 컴포넌트에 테스트를 위한 래퍼(wrapper)를 적용할 수 있다. 본 연구에서는 테스트가능성을 향상시키기 위한 방법인 래퍼를 설계하고 구현하는 방법에 대한 연구를 수행하였다.