• 정보처리학회논문지C
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• 제15C권5호
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• pp.367-374
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• 2008

CDMA 이동단말기와 PSTN 단말기간의 음성 암호를 실현하기 위해서는 EVRC 음성 프레임이 두 이종망간에 신호 변환 없이 전송되어야 한다. 기존에 이미 설치되어 있는 상용망의 수정 없이 이러한 요구 조건을 만족하기 위해, 본 논문에서는 음성 프레임을 CDMA 회선 데이터 채널을 통해 실시간으로 전송하는 기법을 제안한다. CDMA 회선 데이터 채널을 통해 음성을 전송하는 과정에서 발생하는 전송 지연의 원인을 분석하였고 이러한 음성 전송 지연을 극복하기 위해 TCP control flags 제어기법과 보코더 출력 속도에 따른 가변 음성 블록 구성 알고리즘을 제안하였다. 제안한 방법을 적용하여 실험한 결과 전송 지연이 평균 2초에서 570ms로 약 70%정도 개선됨을 확인하였다.

• 대한전기학회논문지:전기기기및에너지변환시스템부문B
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• 제51권1호
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• pp.23-33
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• 2002

A hysteresis control is widely used to control output current of inverter. A hysteresis bandwidth is affected by system parameters such as source voltage, device on/off time, load inductance and resistance. The frequency limiter is used to protect switching devices overload. In the conventional hysteresis controller, a lock-out circuit with D-latch and timer is used to device protection circuit. But switching delay time and harmonic components are appeared in output current. In this paper the performance of lock-out circuit is tested, and new circuit for switching device fault protection is proposed ad it's performance is simulated.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2003년도 추계학술대회 논문집
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• pp.36-40
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• 2003

On analyzing the power circuit of a DVR system, control limitations and control targets are presented for the voltage compensation in DVRs. The control delay in digital controllers increases the dimension of the system transfer function one degree higher which makes the control system more complicate and more unstable. Based on the power stage analysis, a novel controller for the compensation voltages in DVRs is proposed by a feedforward control scheme. Proposed controller works well with the time delay in the digital control system. This paper also proposes a guide line to design the control gain, appropriate output filter parameters and inverter switching frequency for DVRs in digital controllers. Proposed theory is verified by an experimental DVR system with a typical digital controller.

• 한국음향학회지
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• 제36권2호
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• pp.123-129
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• 2017

본 논문은 보청기의 지향성 알고리즘을 실시간으로 실현한 내용을 다루었다. 기존의 시간 영역에서의 시간 지연 기법에 의한 지향성 실현을 디지털 필터 방식으로 처리함으로써 시간 지연 적용이 불가능한 일반 DSP(Digital Signal Processing) 칩으로도 유사한 지향성 패턴을 가능하게 하였다. 시간 지연 기법과 디지털 필터 기법을 각각 Matlab(Matrix laboratory) 기반으로 비교 검증한 후에, 이를 CSR 8675 블루투스 DSP IC(Digital Signal Processing Integrated Circuit) 칩 펌웨어로 실현하고 검증해보였다. 스마트폰으로의 원격 무선 제어 기능으로 스마트 자향성 보청기의 사용자 접근 편의성을 강화시켰다.

• 전기학회논문지
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• 제64권1호
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• pp.182-187
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• 2015

In the three-phase power system, when any one-phase or two-phases is open-phase, the unbalanced current flows and the single-phase power supplies to three-phase loads. Specially, motor coil and transformer coil receive over-current. As a result, great damage as well as electrical fire can occur to the power system. In order to improve these problems, this paper proposes that an open-phase detection device is designed by a new algorithm using electric potential difference between the resultant voltage of neutral point and ground, and a control circuit topology of open-phase protector is composed of highly efficient semiconductor devices. It improves response speed and reliability. The control algorithm circuit also operates the cut-off of a conventional residual current protective device (RCD) which flows an enforced leakage current to ground wire at open-phase accident. Furthermore, time delay circuit is added to prevent the incapable operation of open-phase protector about instantaneous open-phase not open-phase fault. The time delay circuit improves more reliability.

• 전기전자학회논문지
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• 제22권3호
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• pp.548-557
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• 2018

In this paper, Asynchronous Self-Power Gating technique (ASPG) is used to reduce consumption power in asynchronous digital watch application. The power gating control signal is automatically generated by internal system operation characteristics instead of using replica circuit delay or four-phase handshaking protocol. Isolation cell is designed to insert it between power gating domain and normal operation domain. By using self-power gating circuit, asynchronous digital watch application consumes very low power and maintains data during sleep mode. The comparison results show the proposed ASPG technique saves leakage power up to 40.47% and delay time is reduced to 71% compared to the conventional circuit.

• 대한의용생체공학회:학술대회논문집
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• 대한의용생체공학회 1992년도 춘계학술대회
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• pp.79-81
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• 1992

This paper describes the design of an adaptive closed circuit anesthesia controller based on a multiplexed mass spectrometer system. The controller deals with measurement deterioration caused by measurement delay and rise time through a tong catheter as well as long sampling times due to the multiplexed measurements. Measurement data is extrapolated between sampling periods to increase the estimation convergence rate. A multiple-step-ahead predictive control algorithm is used to calculate intermediatc control inputs between sampling intervals. Simulations are used to validate the designed controller.

• 드라이브 ㆍ 컨트롤
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• 제13권2호
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• pp.51-58
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• 2016

The present study deals with the issue of clamping force control of an injection molding machine using 2-way cartridge valve based logic circuit. The operating principle for the cartridge valve is described with its construction and static opening behavior. Basic module circuits are designed first and analysed according to the basic functions. Then they are combined with a virtual design model for the clamping mechanism to simulate the control performance of the overall system. The backlash inherent in the mechanism is considered while evaluating the time-delay in the process of clamping force build-up. The effects of a couple of design parameters in backlash, i.e., interval and stiffness have been demonstrated in the time-domain.

• 한국전자파학회논문지
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• 제28권11호
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• pp.924-927
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• 2017

본 논문에서는 6~18 GHz 대역 8-비트 true time delay(TTD) 회로의 설계 및 측정결과에 대하여 기술하였다. 단위 지연 회로는 상대적으로 시간 지연 변화율이 일정한 m-유도 필터(m-derived filter)를 이용하였다. 설계한 8-비트 TTD는 2개의 single-pole double-throw(SPDT)와 7개의 double-pole double-throw(DPDT) 스위치로 구현하였으며, 인덕터를 이용하여 반사 특성을 개선하였다. 설계된 8-비트 TTD는 $0.18{\mu}m$ CMOS 공정을 이용하여 제작하였다. 측정된 TTD 회로의 시간 가변 범위는 250 ps이고, 시간 지연 해상도는 약 1 ps이다. 6~18 GHz의 동작 주파수에서 RMS 시간 지연 오차는 11 ps 미만이며, 입출력 반사 손실은 10 dB 이상이다. 공급 전압은 1.8 V이며, 소비 전력은 0.0 mW이다. 칩 면적은 $2.36{\times}1.04mm^2$이다.

• 대한전자공학회논문지SD
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• 제45권1호
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• pp.56-63
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• 2008

본 논문에서는 WCDMA 통신용 송신기에 적용 가능한 12비트 1GS/s 전류구동 방식의 혼합형 DAC를 설계하였다. 제안된 DAC는 혼합형 구조로써 하위 4비트는 이진 가중치 구조, 중간비트와 상위비트는 4비트 온도계 디코더 구조로 12비트를 구성하였다. 제안된 DAC는 혼합형 구조에서 발생되는 지연시간에 따른 성능 저하를 개선하기 위해 지연시간보정 회로를 사용하였다. 지연시간보정 회로는 위상주파수 검출기, 전하펌프, 제어회로로 구성되어 이진 가중치 구조와 온도계 디코더 구조에서 발생하는 지연시간을 감소시킨다. 제안한 DAC는 CMOS $0.18{\mu}m$ 1-poly 6-metal n-well 공정을 사용하여 제작되었고 측정된 INL/DNL은 ${\pm}0.93LS/$ 0.62LSB 이하로 나타났다. 입력 주파수 1MHz에서 SFDR은 약 60dB로 측정되었고 SNDR은 51dB로 측정되었다. 단일 DAC의 전력소모는 46.2mW로 나타났다.