• 제목/요약/키워드: cyclic code

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대용량 광 부호 분할 다중접속(Optical CDMA) 네트워크를 위한 2차원 코드의 공유형 부호기/복호기 (Shared-type Encoder/Decoder Based on 2-D Optical Codes for Large Capacity Optical CDMA Network)

  • 고원석;신서용;황유모;장철호
    • 한국통신학회논문지
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    • 제30권5A
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    • pp.359-369
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    • 2005
  • 본 논문에서는 대용량 광 부호분할 다중접속(Optical CDMA) 네트워크를 위해, 가변 파장변환기(TWC)와 도파로 열격자(AWG)를 이용한 공유형 부호기/복호기를 제안하였다. 제안한 부호기/복호기는 TWC의 동적 코드 할당 특성과 AWG의 순환(cyclic) 특성을 이용하여 다수의 가입자가 동일한 부호기와 복호기를 공유할 수 있도록 파장시간의 2차원 코드를 사용한다. 2차원 코드 구성 방법인 GMWPC(Generalized Multi-wavelength Prime Code)와 GMWRSC(Generalized Multi-wavelength Reed-Solomon Code)를 사용한 시뮬레이션을 통해 다수의 가입자를 위해 동적 코드 할당을 할 수 있는 제안한 부호기/복호기 구조의 타당성을 제시하였다. 제안한 부호기/복호기는 다중 접속 간섭을 일으키지 않으면서 동시 사용자 수를 증가시키며, 상대적으로 짧은 코드 길이를 사용함으로써 채널 효율을 향상시킬 수 있는 장점을 가지고 있다.

CRC-Turbo Concatenated Code for Hybrid ARQ System

  • Kim, Woo-Tae;Kim, Jeong-Goo;Joo, Eon-Kyeong
    • 한국통신학회논문지
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    • 제32권3C호
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    • pp.195-204
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    • 2007
  • The cyclic redundancy check(CRC) code used to decide retransmission request in hybrid automatic repeat request(HRAQ) system can also be used to stop iterative decoding of turbo code if it is used as an error correcting code(ECC) of HARQ system. Thus a scheme to use CRC code for both iteration stop and repeat request in the HARQ system with turbo code based on the standard of cdma 2000 system is proposed in this paper. At first, the optimum CRC code which has the minimum length without performance degradation due to undetected errors is found. And the most appropriate turbo encoder structure is also suggested. As results, it is shown that at least 32-bit CRC code should be used and a turbo code with 3 constituent encoders is considered to be the most appropriate one.

DFT FOR CYCLIC CODE OVER $F_p + uF_p +... + u^{k-l}F_p$

  • Qian Jian-Fa;Zhang Li-Na;Zhu Shi-Xin
    • Journal of applied mathematics & informatics
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    • 제22권1_2호
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    • pp.159-167
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    • 2006
  • The transform domain characterization of cyclic codes over finite fields using Discrete Fourier Transform(DFT) over an appropriate extension field is well known. In this paper, we extend this transform domain characterization for cyclic codes over $F_p + uF_p +... + u^{k-l}F_p$. We give a way to characterize cyclic codes over $F_p + uF_p +... + u^{k-l}F_p$ by Mattson-Solomon polynomials and multiple defining sets.

두 개의 직렬 Barrel-Rotator를 이용한 QC-LDPC 복호기용 저면적 Multi-Size Circular Shifter (Low-Complexity Multi-Size Circular Shifter for QC-LDPC Decoder Based on Two Serial Barrel-Rotators)

  • 강형주
    • 한국정보통신학회논문지
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    • 제19권8호
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    • pp.1839-1844
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    • 2015
  • Low-density parity-check(LDPC) 코드는 우수한 에러 정정 능력으로 인해 점점 많은 통신 표준에서 채택되고 있으며 그 중 구현이 용이한 quasi-cyclic LDPC(QC-LDPC)가 많이 사용되고 있다. QC-LDPC 복호기에서는 데이터들을 rotation할 수 있는 cyclic-shifter가 필요하며, 이 cyclic-shifter는 다양한 크기의 rotation을 수행할 수 있어야 한다. 이러한 cyclic-shifter를 multi-size circular shifter(MSCS)라고 부르며, 이 논문에서는 MSCS를 적은 면적으로 구현한 구조를 제안한다. 기존의 직렬로 배치된 barrel-rotator 구조에서 rotation의 성질을 이용하여 필요 없는 멀티플렉서를 가려내고 이들을 제거함으로써 저면적을 구현하였다. 실험 결과 면적을 약 12% 줄일 수 있었다.

Polar Code Design for Nakagami-m Channel

  • Guo, Rui;Wu, Yingjie
    • KSII Transactions on Internet and Information Systems (TIIS)
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    • 제14권7호
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    • pp.3156-3167
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    • 2020
  • One drawback of polar codes is that they are not universal, that is, to achieve optimal performance, different polar codes are required for different kinds of channel. This paper proposes a polar code construction scheme for Nakagami-m fading channel. The scheme fully considers the characteristics of Nakagami-m fading channel, and uses the optimized Bhattacharyya parameter bounds. The constructed code is applied to an orthogonal frequency division multiplexing (OFDM) system over Nakagami-m fading channel to prove the performance of polar code. Simulation result shows the proposed codes can get excellent bit error rate (BER) performance with successive cancellation list (SCL) decoding. For example, the designed polar code with cyclic redundancy check (CRC) aided SCL (L = 8) decoding achieves 1.1dB of gain over LDPC at average BER about 10-5 under 4-quadrature amplitude modulation (4QAM) while the code length is 1024, rate is 0.5.

Symmetric Balance Incomplete Block Design Code와 Arrayed-Waveguide Grating을 이용한 Optical CDMA Network Codecs (Optical CDMA Network Codecs with Symmetric Balance Incomplete Block Design Code and Arrayed-Waveguide Grating)

  • 지윤규
    • 대한전자공학회논문지SD
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    • 제49권5호
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    • pp.22-29
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    • 2012
  • 본 논문은 symmetric balance incomplete block design(BIBD) code와 arrayed-waveguide grating(AWG) router의 주기적인 특성을 이용하여 optical CDMA network을 위한 coder-decoder(codec)을 구성하였다. 기존의 M-sequence code를 이용한 경우보다 다양한 구성을 할 수 있고 이 시스템의 잡음인 phase-induced intensity noise(PIIN)와 thermal noise를 분석하여 BER을 계산한 결과 향상된 성능을 보임을 알 수 있었다.

광 부호 분할 다중접속 네트워크를 위한 파장/시간 2차원 코드의 새로운 부호기/복호기 (New Encoder/Decoder with Wavelength/Time 2-D Codes for Optical CDMA Network)

  • 황유모
    • 전기학회논문지
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    • 제58권5호
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    • pp.1035-1040
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    • 2009
  • We propose a new encoder/decoders based on an tune able wavelength converter(TWC) and an arrayed waveguide grating(AWG) router for large capacity optical CDMA networks. The proposed encoder/decoder treats codewords of wavelength/time 2-D code simultaneously using the dynamic code allocation property of the TWC and the cyclic property of the AWG router, and multiple subscribers can share the encoder/decoder in networks. Feasibility of the structure of the proposed encoder/decoder for dynamic code allocation is tested through simulations using two wavelength/time 2-D codes, which are the generalized multi-wavelength prime code(GMWPC) and the generalized multi-wavelength Reed-Solomon code(GMWRSC). Test results show that the proposed encoder/decoder can increase the channel efficiency not only by increasing the number of simultaneous users without any multiple-access interference but by using a relatively short length CDMA codes.

ON ℤpp[u]/k>-CYCLIC CODES AND THEIR WEIGHT ENUMERATORS

  • Bhaintwal, Maheshanand;Biswas, Soumak
    • 대한수학회지
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    • 제58권3호
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    • pp.571-595
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    • 2021
  • In this paper we study the algebraic structure of ℤpp[u]/k>-cyclic codes, where uk = 0 and p is a prime. A ℤpp[u]/k>-linear code of length (r + s) is an Rk-submodule of ℤrp × Rsk with respect to a suitable scalar multiplication, where Rk = ℤp[u]/k>. Such a code can also be viewed as an Rk-submodule of ℤp[x]/r - 1> × Rk[x]/s - 1>. A new Gray map has been defined on ℤp[u]/k>. We have considered two cases for studying the algebraic structure of ℤpp[u]/k>-cyclic codes, and determined the generator polynomials and minimal spanning sets of these codes in both the cases. In the first case, we have considered (r, p) = 1 and (s, p) ≠ 1, and in the second case we consider (r, p) = 1 and (s, p) = 1. We have established the MacWilliams identity for complete weight enumerators of ℤpp[u]/k>-linear codes. Examples have been given to construct ℤpp[u]/k>-cyclic codes, through which we get codes over ℤp using the Gray map. Some optimal p-ary codes have been obtained in this way. An example has also been given to illustrate the use of MacWilliams identity.

순환 곱 코드의 간단한 두 단계 다수결 논리 디코더 (A Simplified Two-Step Majority-Logic Decoder for Cyclic Product Codes)

  • 정연호;강창언
    • 한국통신학회논문지
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    • 제10권3호
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    • pp.115-122
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    • 1985
  • 本 論文에서는 (7, 4) 循環코드와 (3, 1) 循環 코드의 곱의 디코더가, 같은 코드를 使用하는 보통의 다른 두 段階 多數決 理論 디코더에 비해서, 적은 수의 多數決 게이트들을 使用하도록 設計되었고, 多數決 게이트로서 ROM(read only memory)을 使用한 結果로 디코더는 간단한 構造로 製作되었다. 한 개의 受信語(혹은 21bits)을 完全히 安定시키는데 42개의 클럭 펄스가 經過하였다. 그래서 이 디코딩은 두 개의 디코더들과 二次元 語의 配列을 함께 使用한 從來의 디코딩에 비해서 디코딩 時間이 약 0.7배가 되었다.

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A Multi-mode LDPC Decoder for IEEE 802.16e Mobile WiMAX

  • Shin, Kyung-Wook;Kim, Hae-Ju
    • JSTS:Journal of Semiconductor Technology and Science
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    • 제12권1호
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    • pp.24-33
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    • 2012
  • This paper describes a multi-mode LDPC decoder which supports 19 block lengths and 6 code rates of Quasi-Cyclic LDPC code for Mobile WiMAX system. To achieve an efficient implementation of 114 operation modes, some design optimizations are considered including block-serial layered decoding scheme, a memory reduction technique based on the min-sum decoding algorithm and a novel method for generating the cyclic shift values of parity check matrix. From fixed-point simulations, decoding performance and optimal hardware parameters are analyzed. The designed LDPC decoder is verified by FPGA implementation, and synthesized with a $0.18-{\mu}m$ CMOS cell library. It has 380,000 gates and 52,992 bits RAM, and the estimated throughput is about 164 ~ 222 Mbps at 56 MHz@1.8 V.