• 대한전자공학회논문지
• /
• 제18권4호
• /
• pp.1-11
• /
• 1981

본 논문에서는 VIS (voltage inverter switch)를 사용한 SCF(switched capacitor filter) 설계 방법에 있어서 종래에 발표된 clocking scheme을 일반화하고, 이로써 생기는 RC, RL 등의 병렬소자들과 유손실 또는 무손실 LC 병렬공진 소자들을 제시하였다. 또 이들 업자들을 SCF의 설계에 응용함으로써 종래의 방법에 비해 연산증폭기와 Capacitor의 수를 줄일 수 있는 설계 방법에 대해 기술하였다. 이 결과로 SCF를 더욱 작은 칩(chip) 면적으로 집적화 할 수 있겠다. 또 새로운 구조를 갖는 VIS를 제시하고 이를 사명한 저역통과 여파기와 간단한 대역골지 여파기를 실험하여 그 결과가 이론치와 잘 일치함을 보였다.

• 한국전산유체공학회지
• /
• 제11권4호
• /
• pp.1-8
• /
• 2006

Clocking effects of a stator on the performance and internal flow in an UTRC 1.5 stage axial turbine are investigated using a three-dimensional unsteady flow simulation. Six relative positions of two rows of stator are investigated by positioning the second stator being clocked in a step of 1/6 pitch. The relative efficiency benefit of about 1% is obtained depending on the clocking positions. However, internal flows have some different characteristics from that in the previous study at the best and worst efficiency positions, since the first stator wake is mixed out with the rotor wake before arriving at the leading edge of the second stator. Instead of the first stator wake, it is found that the wake interaction of the first stator and rotor has a important role on a relative efficiency variation at each clocking position. The time-averaged local efficiency along the span at the maximum efficiency is more uniform than that at the minimum efficiency. That is, the spanwise efficiency distribution at the minimum efficiency has larger values in mid-span but smaller values near the hub and casing in comparison to those at the maximum efficiency. Moreover, the difference between maximum and minimum instantaneous efficiencies during one period is found to be smaller at the maximum efficiency than at the minimum efficiency.

• 유체기계공업학회:학술대회논문집
• /
• 유체기계공업학회 2005년도 연구개발 발표회 논문집
• /
• pp.473-480
• /
• 2005

Clocking effects of a stator on the performance and internal flow in an UTRC 1.5 stage axial turbine are investigated using a three-dimensional unsteady flow simulation. Six relative positions of two rows of stator are investigated by positioning the second stator being clocked in a step of 1/6 pitch. The relative efficiency benefit of about 1% is obtained depending on the clocking positions. However, internal flows have some different characteristics from that in the previous study at the best and worst efficiency positions, since be first stator wake is mixed out with the rotor wake before arriving at the leading edge of the second stator. Instead of the first stator wake, it is found that the wake interaction of the first stator and rotor has a important role on a relative efficiency variation at each clocking position. The time-averaged local efficiency along the span at the maximum efficiency is more uniform than that at the minimum efficiency. That is, the spanwise efficiency distribution at the minimum efficiency has larger values in mid-span but smaller values near the hub and casing in comparison to those at the maximum efficiency. Moreover, the difference between maximum and minimum instantaneous efficiencies during one period is found to be smaller at the maximum efficiency than at the minimum efficiency.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제13권4호
• /
• pp.303-317
• /
• 2013

Two novel clocking strategies for a high-speed multi-channel serializer-deserializer (SERDES) are proposed in this paper. Both of the clocking strategies are based on groups, which facilitate flexibility and expansibility of the SERDES. One clocking strategy is applicable to moderate parallel I/O cases, such as high density, short distance, consistent media, high temperature variation, which is used for the serializer array. Each group within the strategy consists of a full-rate phase-locked loop (PLL), a full-rate delay-locked loop (DLL), and two fixed phase alignment (FPA) techniques. The other is applicable to more awful I/O cases such as higher speed, longer distance, inconsistent media, serious crosstalk, which is used for the deserializer array. Each group within the strategy is composed of a PLL and two DLLs. Moreover, a half-rate version is chosen to realize the desired function of 1:2 deserializer. Based on the proposed clocking strategies, two representative ICs for each group of SERDES are designed and fabricated in a standard $0.18{\mu}m$ CMOS technology. Measurement results indicate that the two SERDES ICs can work properly accompanied with their corresponding clocking strategies.

• 한국산업정보학회논문지
• /
• 제19권6호
• /
• pp.33-41
• /
• 2014

본 논문에서는 QCA(quantum-dot cellular automata) 클록킹(clocking) 방식의 D 플립 플롭의 구조를 제안하고, 이를 이용하여 프로그램 가능한 양자점 셀(programmable quantum-dot cell: QPCA) 구조를 설계한다. 기존의 QCA 상에서 제안된 D 플립플롭은 클록 펄스의 신호로 동작을 수행하기 때문에 이에 대한 입력 값을 임의로 설정해야 하고, QCA 클록킹과 중복되어 사용하기 때문에 낭비되는 출력 값들이 존재했다. 이러한 단점을 개선하기 위해서 이진 배선과 클록킹 기법을 이용하여 새로운 형태의 D 플립플롭을 제안하고, 이를 이용하여 QPCA 구조를 설계한다. 이 구조는 입력을 제어하는 배선 제어 회로, 규칙 제어 회로, D 플립플롭, 그리고 XOR 논리 게이트로 구성된다. 설계된 QPCA 구조는 QCADesigner를 이용하여 시뮬레이션을 수행하고, 그 결과를 기존의 D 플립플롭을 이용하여 설계한 것과 비교 분석하여 효율성을 확인한다.

• 대한전자공학회논문지SD
• /
• 제42권2호
• /
• pp.1-8
• /
• 2005

System-on-glass를 위해 poly-Si TFT로 면적이 작으면서도 리플전압을 최소화한 DC-DC 전압 변환회로를 개발하였다. 전압 변환회로는 전하 펌핑 회로, 문턱전압 변화를 보상한 비교기, 오실레이터, 버퍼, 다중 위상 클럭을 만들기 위한 지연 회로로 구성된다. 제안한 다중 위상 클럭킹을 적용함으로써 클럭 주파수 또는 필터링 캐패시터의 증가 없이도 낮은 출력 리플전압을 얻음으로써 DC-DC 변환기의 면적을 최소화 하였다. 제안한 DC-DC 변환회로를 제작하여 측정한 결과 $R_{out}=100k\Omega,\;C_{out}=100pF$, 그리고 $f_{clk}=1MHz$에서 Dickson 구조와 기존의 cross-coupled 구조에서의 리플전압은 각각 590mv와 215mv인 반면 4-위상 클럭킹을 적용한 구조에서는 123mV이다. 그리고 50mV의 리플전압을 가지기 위해 필요한 필터링 캐패시터의 크기는 $I_{out}=100uA$와 $f_{clk}=1MHz$에서 Dickson 구조와 기존의 cross-coupled 구조에서는 각각 1029pF와 575pF인 반면 4-위상과 6-위상 클럭킹을 적용한 구조에서는 단지 290pF와 157pF만이 각각 요구된다. 구조별 효율로는 Dickson 구조의 전하 펌프에서는 $59\%$, 기존의 cross-coupled 구조와 본 논문에서 제안한 4-위상을 적용한 cross-coupled 구조의 전하 펌프에서는 $65.7\%$와 $65.3\%$의 효율을 각각 가진다.

• 전자공학회논문지
• /
• 제51권10호
• /
• pp.87-95
• /
• 2014

본 논문에서는 이중 채널 CIS(CMOS Image Sensor) 인터페이스를 위한 수신기 설계에 대해서 기술한다. 두 채널은 각각 CTLE(Continuous-Time Linear Equalizer)를 포함하며 샘플러, 병렬 변환기 그리고 clocking 회로로 구성되어 있다. Clocking 회로는 PLL, PI, CDR을 포함한다. CDR은 PI 기반이며 OSPD(Over Sampling Phase Detector)와 FSM(Finite State Machine)을 추가하여 빠른 락 소요 시간과 지연 시간, 향상된 jitter tolerance를 갖도록 하였다. CTLE는 3 GHz에서 -6 dB 손실을 갖는 채널의 ISI(Inter Symbol Interference)를 제거하며 CDR은 8000 ppm 이하의 주파수 오프셋에 대해 1 baud period 이내의 빠른 락 소요 시간을 갖는다. 65 nm CMOS 공정을 이용하여 설계하였으며 eye diagram에서 최소 368 mV의 전압 마진과 0.93 UI의 시간 마진을 갖는다.

• 전자공학회논문지SC
• /
• 제37권2호
• /
• pp.60-68
• /
• 2000

본 논문에서는 표준 메모리 공정에 구현이 가능한 CMOS 전류원의 설계 기법에 대해 논한다. 제안하는 설계기법은 자기바이어스 기법을 활용하여 공급전압의 변화에 대해 매우 좋은 특성을 갖고, 새로운 온도보상 기법을 통해 온도변화에 대한 출력전류 변이의 일차성분을 제거할 수 있으며, 칩 내의 전압잡음에 강한 새로운 전류감지 스타트업 회로를 포함한다. 이러한 CMOS 전류원의 회로설계 기법과 함께 제안된 CMOS 전류원을 초고속 DRAM의 클록 발생회로에 적용할 수 있는 방법에 대해서도 논의한다. 본 논문에서 제안된 CMOS 전류원의 설계기법은 해석적인 방법과 함께 회로 시뮬레이션을 통해 그 유용성을 입증한다.

• 한국인터넷방송통신학회논문지
• /
• 제12권5호
• /
• pp.177-183
• /
• 2012

스마트폰은 음성이나 문자를 주고받는 단순한 통신 기기에서 벗어나 현대인의 일상생활에서 최고의 필수품이 되었다. 스마트 폰의 성능 최적화를 위해 성능 향상과 여유 메모리 확보가 가장 많이 시도된다. 전체적인 성능 향상을 위해서는 컴퓨터 제조사에서 사용하는 CPU 오버 클락 기법을 사용하며, 앱들의 동작을 원활하게 해주는 여유 메모리 확보 기법 또한 흔히 시도된다. 이 논문에서 우리는 일반 사용자가 스마트폰 성능을 최적화할 수 있는 방법을 제시하고, 대중적인 앤드로이드 폰 모델을 대상으로 이 기법을 적용하는 실험을 하고 그 결과를 제시하였다.

• 센서학회지
• /
• 제12권1호
• /
• pp.51-56
• /
• 2003

We describe a charge pump circuit using VCO (voltage controlled oscillator) for storing information into local memories in neural networks. The VCO is used for adjusting the output voltage of the charge pump to the reference voltage and for reducing the fluctuation generated by the clocking scheme. The charge pump circuit is simulated by using Hynix 0.35um CMOS process parameters. The proposed charge pump operates properly regardless to the temperature and the supply voltage variation.