• Journal of the Korea Society of Computer and Information
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• v.18 no.2
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• pp.31-39
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• 2013

In this paper, we propose a power-efficient scheduling scheme that stochastically minimizes the power consumption of a real-time parallel task while meeting the deadline on multicore processors. The proposed scheme applies the parallel processing that executes a task on multiple cores concurrently, and activates a part of all available cores with unused cores powered off, in order to save power consumption. It is proved that the proposed scheme minimizes the mean power consumption of a real-time parallel task with probabilistic computation amount on DVFS-enabled multicore processors with a finite set of discrete clock frequencies. Evaluation shows that the proposed scheme saves up to 81% power consumption of the previous method.

• Proceedings of the Korea Information Processing Society Conference
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• 2003.05b
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• pp.1465-1468
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• 2003

본 연구는 실시간 서비스 트래픽, 즉 보장형 서비스를 위한 스케줄링 알고리즘들에 대한 성능 분석에 대한 연구이다. 특히 실시간 데이터 전송의 경우, 작은 지연 시간을 요구하면서 안정된 QoS를 요구하고 있다. 기존에 알려진 FQ, WFQ, WF2Q, Virtual Clock 스케줄링 알고리즘들을 사용해서 대기류의 수학적 모델이 아닌 시뮬레이션 도구를 사용하여, 지연에 민감한 보장형 서비스 트래픽에 대한 시간 복잡도, 공정성, 처리율 측면으로 성능을 분석하였다.

• The Transactions of the Korean Institute of Electrical Engineers P
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• v.57 no.2
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• pp.109-114
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• 2008

In this paper, a dynamic learning controller for robot manipulator is implemented using real-time operating system with capabilities of multitasking, intertask communication and synchronization, event-driven, priority-driven scheduling, real-time clock control, etc. The controller hardware system with VME bus and related devices is developed and applied to implement a dynamic learning control scheme for robot manipulator. Real-time performance of the proposed dynamic learning controller is tested and evaluated for tracking of the desired trajectory and compared with the conventional servo controller.

• Proceedings of the Korea Information Processing Society Conference
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• 2002.04a
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• pp.635-638
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• 2002

BIST(Built-In Self-Test)를 이용한 테스트 방식은 정상 동작 모드인 회로에 비해 테스트 모드에서 보다 많은 스위칭이 발생하고, 과도한 전력 소모에 의해 회로가 손상을 받을 수 있는 문제점을 갖고 있다. 본 논문은 test-per-clock BIST 구조에서 전력이 제한되어 있을 때 테스트 적용 시간과 총 에너지 소비를 최소화하기 위한 테스트 스케줄링 알고리즘을 제안한다. 제안된 방법은 테스트 세션을 구성함에 있어 각 세션에 포함되는 각 블록의 테스트 시작 시간을 동적으로 결정하여 기존의 알고리즘에 비하여 전력 소모와 전체 테스트 시간을 줄일 수 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2006.10a
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• pp.176-180
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• 2006

이 논문에서는, 과거의 사용량 정보와 서비스 지연시간이 상호 의존관계를 가지는 지연시간-대역폭 정규화 개념을 설명하고, 이에 기반한 스펙트럼 형태의 스케줄링 모델을 제시한다. 이 모델에서는 각 응용이 자원을 획득할 수 있는 권한을 주기적으로 축적하며, 서비스를 받을 경우 그 권한을 소비하게 된다. 사용되지 않고 축적된 권한은 추후의 스케줄링에서 자원 획득 가능성을 높여 지연시간을 단축시키는 효과를 낸다. 이 때 과거의 축적된 정보를 주기적으로 감쇄시킴으로써 과거의 사용 정보를 부분적으로 망각하도록 할 수 있으며, 그 감쇄 정도에 따라 지연시간-대역폭 정규화 정도를 제어할 수 있다. 이 기본적 모델의 세부사항을 조절함으로써 이 모델이 GPS, virtual clock, decay usage 등의 스케줄러와 유사한 특성을 나타낼 수 있음을 보였으며, 이를 통해 기존의 무관해 보이는 스케줄러들이 연속적인 스펙트럼상에 존재함을 설명하였다. 또한 시뮬레이션을 통해 모델의 특성을 관찰하였다.

• The KIPS Transactions:PartA
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• v.8A no.4
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• pp.479-488
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• 2001

As the SoC designs complexity constantly increases, the simulation that uses their software models simply takes too much time. To solve this problem, FPGA-based logic emulators have been developed and commonly used in the industry. However, FPGA-based logic emulators are facing with the problems of which not only very low FPGA resource usage rate due to the very limited number of pins in FPGAs, but also the emulation speed getting slow drastically as the complexity of designs increases. In this paper, we proposed a new innovative emulation architecture and its software that has high FPGA resource usage rate and makes the emulation extremely fast. The proposed emulation system has merits to overcome the FPGA pin limitation by pipelined ring which transfers multiple logic signal through a single physical pin, and it also makes possible to use a high speed system clock through the intelligent ring topology. In this topology, not only all signal transfer channels among EPGAs are totally separated from user logic so that a high speed system clock can be used, but also the depth of combinational paths is kept swallow as much as possible. Both of these are contributed to achieve high speed emulation. For pipelined singnals transfer among FPGAs we adopt a few heuristic scheduling having low computation complexity. Experimental result with a 12 bit microcontroller has shown that high speed emulation possible even with these simple heuristic scheduling algorithms.

• Journal of KIISE:Computer Systems and Theory
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• v.30 no.12
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• pp.736-748
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• 2003

Dynamic voltage scaling(DVS), which adjusts the clock speed and supply voltage dynamically, is an effective technique in reducing the energy consumption of embedded real-time systems. The energy efficiency of a DVS algorithm largely depends on the performance of the slack estimation method used in it. In this paper, we propose novel DVS algorithms for periodic hard real-time tasks based on an improved slack estimation algorithm. Unlike the existing techniques, the proposed method can be applied to most priority-driven scheduling policies. Especially, we apply the proposed slack estimation method to EDF and RM scheduling policies. The experimental results show that the DVS algorithms using the proposed slack estimation method reduce the energy consumption by 20∼40 % over the existing DVS algorithms.

• The KIPS Transactions:PartC
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• v.19C no.3
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• pp.209-214
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• 2012

Time synchronization is important role in a network, especially in Wireless Sensor Network (WSN) which is required for time-critical applications such as surveillance, tracking, data fusion and scheduling. Time synchronization in WSN should meet the other different requirements than the one in other networks because WSN has critical resource constraints, especially power consumption. This paper presents a new time synchronization scheme for WSN, which is energy efficient by reducing communication overhead. Simulation test shows this new scheme has better energy efficiency and performance of accuracy than existing schemes proposed previously.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.36 no.9B
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• pp.1082-1091
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• 2011

Power-reduction techniques based on DVFS(Dynamic Voltage and Frequency Scaling) are crucial for lengthening operating times of battery powered mobile systems. This paper proposes an optimal DVFS scheduling algorithm for decoders with memory size limitation on display buffer, which is realistic constraints not properly touched in the previous works. Furthermore, we mathematically prove that the proposed algorithm is optimal in the limited display buffer and limited clock frequency model, and also can be used for feasibility check. Simulation results show the proposed algorithm outperformed the previous heuristic algorithms by 7% in average, and the performance of all algorithms using display buffers saturates at about 10 frame size.

• Proceedings of the Korean Information Science Society Conference
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• 2007.06b
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• pp.464-469
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• 2007

현재 이동용 장치(Mobile Device)들에서 전력 소모는 사용자들의 요구에 따라 성능 다음으로 중요한 비중을 차지하고 있다. 특히 배터리 셀의 기술 증가에 비해 프로세서들의 성능 및 요구하는 소비전력이 크게 증가함에 따라 프로세서의 전력 소모를 최소화 하는 연구들이 많이 진행되고 있다. 특히 프로세서의 전력 소모가 많은 비중을 차지함에 따라 프로세서의 전력 소모를 낮추기 위한 방법으로 많은 프로세서들은 DVS(Dynamic Voltage Scaling)와 DFS(Dynamic Frequency Scaling)를 지원한다. 실제 프로세서의 전력 소모는 공급전압에 의 제곱에 비례하고 동작 클럭(Clock) 주파수에 비례한다. 그러나 공급전압은 다시 동작 클럭 주파수에 비례함으로써 DVS와 DFS를 지원하는 대부분의 프로세서는 동작 클럭 주파수를 낮춤으로서 많은 전력 소모를 줄일 수 있게 된다. 그러나 동작 클럭 주파수를 낮추게 되면 태스크들의 실행 시간이 길어지게 되어 실시간 시스템에서 실시간성을 보장하지 못하게 된다. 본 논문에서는 상호간에 공유자원을 갖는 태스크들의 실시간성을 보장하며 동작 클럭 주파수를 낮추는 알고리즘을 제안한다.