• 한국정보통신학회논문지
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• 제8권2호
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• pp.430-439
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• 2004

OFDM 방식의 DVB-T 수신기에서 다수 반송파의 변ㆍ복조를 수행하는 8192점/2048점 FFT/IFFT 프로세서 (CFFT8k2k)를 설계하였다. 8192점 FFT와 같이 변환 크기가 큰 경우에는 매우 큰 용량의 메모리가 필요하므로, 메모리 효율적인 설계가 중요하다. 본 논문에서는 R4SDC (Radix-4 Single-path Delay Commutator)와 R4SDF (Radix-4 Single-path Delay Feedback)를 혼합한 Hybrid 구조를 적용함으로써 R4SDC 단일 구조에 비해 약 20%의 메모리를 줄였으며, 2단계 수렴 블록 부동점 스케일링 기법을 적용함으로써 기존의 CBFP 방식에비해 약 24%의 메모리를 감소시켰다. 이와 같은 메모리 효율적인 설계를 통해, 기존 방식의 약 57%의 메모리만으로 구현되었으며, 칩 면적과 전력소모가 크게 감소되었다. CFFT8k2k 코어는 Verilog-HDL로 설계되었으며, 102,000여 개의 게이트, 292k 비트의 RAM, 그리고 39k 비트의 ROM으로 구현되었다. $0.25-{\um}m$ CMOS라이브러리로 합성된 게이트 레벨 netlst와 SDF를 이용한 타이밍 시뮬레이션 결과, 2.5-V 전원전압에서 50-MHz로 안전하게 동작함을 확인하였으며, 8192점 FFT/IFFT 연산에 164-${\mu}\textrm{s}$가 소요되어 DVB-T 사양을 만족하는 것으로 평가되었다. 설계된 CFFT8k2k 코어는 FPGA로 구현하여 정상 동작함을 확인하였으며, 8192점 FFT의 평균 SQNR은 약 60-㏈로 분석되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2000년도 춘계종합학술대회
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• pp.465-469
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• 2000

광대역 무선 디지털 통신 시스템용 파이프라인 적응 결정귀환 등화기 (pipelined adaptive decision- feedback equalizer; PADFE)를 0.25-$\mu\textrm{m}$ CMOS 공정을 사용하여 full custom 단일 칩으로 설계하였다. ADFE의 동작속도를 향상시키기 위해 DLMS (delayed least-mean-square)을 적용한 2-stage 파이프라인 구조로 설계하였다. PADFE의 필터와 계수갱신 블록 등 모든 연산을 redundant binary (RB) 수치계로 처리하였으며, 2의 보수 수치계를 사용하는 기존의 방식에 비해 연산량의 감소와 동작속도의 향상이 얻어졌으며, 또한 전체적인 구조의 단순화에 의해 VLSI 구현이 용이하다는 장점을 갖는다. COSSAP을 이용한 알고리듬 레벨 시뮬레이션을 통해 파이프라인 stage 수, 필터 tap 수, 계수 및 내부 비트 수 등의 설계 파라메터 결정과 bit error rate (BER), 수렴속도 등을 분석하였다. 설계된 PADFE는 약 205,000개의 트랜지스터로 구성되며, 코어의 면적은 1.96$\times$1.35-mm$^{2}$이다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-MHz의 클록 주파수로 안전하게 동작할 수 있을 것으로 예상되며, 평균 전력소모는 약 890-mW이다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.1022-1027
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• 2003

The Motion controllers provide the sophisticated performance and enhanced capabilities we can see in the movements of robotic systems. Several types of motion controllers are available, some based on the kind of overall control system in use. PLC (Programmable Logic Controller)-based motion controllers still predominate. The many peoples use MCU (Micro Controller Unit)-based board level motion controllers and will continue to in the near-term future. These motion controllers control a variety motor system like robotic systems. Generally, They consist of large and complex circuits. PLC-based motion controller consists of high performance PLC, development tool, and application specific software. It can be cause to generate several problems that are large size and space, much cabling, and additional high coasts. MCU-based motion controller consists of memories like ROM and RAM, I/O interface ports, and decoder in order to operate MCU. Additionally, it needs DPRAM to communicate with host PC, counter to get position information of motor by using encoder signal, additional circuits to control servo, and application specific software to generate a various velocity profiles. It can be causes to generate several problems that are overall system complexity, large size and space, much cabling, large power consumption and additional high costs. Also, it needs much times to calculate velocity profile because of generating by software method and don't generate various velocity profiles like arbitrary velocity profile. Therefore, It is hard to generate expected various velocity profiles. And further, to embed real-time OS (Operating System) is considered for more reliable motion control. In this paper, the structure of chip-based precision motion controller is proposed to solve above-mentioned problems of control systems. This proposed motion controller is designed with a FPGA (Field Programmable Gate Arrays) by using the VHDL (Very high speed integrated circuit Hardware Description Language) and Handel-C that is program language for deign hardware. This motion controller consists of Velocity Profile Generator (VPG) part to generate expected various velocity profiles, PCI Interface part to communicate with host PC, Feedback Counter part to get position information by using encoder signal, Clock Generator to generate expected various clock signal, Controller part to control position of motor with generated velocity profile and position information, and Data Converter part to convert and transmit compatible data to D/A converter.

• 대한전자공학회논문지SD
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• 제40권10호
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• pp.45-51
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• 2003

본 논문에서는 2-패턴 테스트를 고려한 스캔 기반 BIST 구조를 제안한다. 제안하는 BIST는 STUMPS 구조론 기반으로 하고 있다. STUMPS 구조는 테스트 생성기로 선형 귀환 시프트 레지스터(LFSR)를 사용하고, 응답 압축기로는 다중 입력 시프트 레지스터(MISR), 그리고 다중 스캔 패스 구성에는 시프트 레지스터 래치(SRL)을 사용한다. 제안하는 BIST 구조에서는 degenerate MISR이 SRL 채널을 구성하도록 하여, STUMPS 기법에 비하여 원래 회로에 부가되는 BIST 회로의 크기를 줄이고 전체 시스템의 성능에 거의 영향을 주지 않도록 한다. 클럭 당 테스트와 스캔 당 테스트가 모두 지원되는 구조로 설계되며, 특히 스캔 당 테스트에서 스캔 데이터의 회로에 대한 영향을 억제하여 회로의 전력 소모를 크게 줄일 수 있다. ISCAS 89 벤치마크 회로에 대한 실험 결과로부터, SRL 채널 내 데이터의 해밍 거리를 고려하여 제안된 BIST가 경로 지연 고장의 검출에도 적용될 수 있음을 확인한다.

• 전자공학회논문지C
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• 제35C권6호
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• pp.39-47
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• 1998

본 논문에서는 오버샘플링 A/D변환기의 핵심 회로인 Σ-△변환기를 0.6㎛ CMOS공정을 이용하여 설계하였다. 설계과정은 우선 모델을 개발하여 S-영역에서 적절한 전달함수를 구한 후, 이를 시간 영역의 함수로 변환하여 연산 증폭기의 DC 전압이득, 슬루율과 같은 비 이상적인 요소들을 인가하여 검증하였다. 제안된 시그마-델타 변환기(Sigma-delta modulator, Σ-△변환기)는 음성 신호 대역에 대하여 64배 오버샘플링하며, 다이나믹 영역은 110 dB이상, 최대 S/N비는 102.6 dB로 설계하였다. 기존의 4차 Σ-△ 변환기는 잡음에 대한 전송영점의 위치를 3,4차 적분기단에 인가하는데 반하여 제안된 방식은 잡음에 대한 전송영점을 1,2차 적분기단에 인가함으로써 전체적인 커패시터의 크기가 감소하여 회로의 실질적인 면적이 감소하며, 성능이 개선되고, 소모 전력이 감소하였다. 또한 단위시간에 대한 출력값의 변화량이 3차 적분기의 경우에 비하여 작으므로 동작이 안정적이고, 1차 적분기의 적분 커패시터의 크기가 크므로 구현이 용이하며, 잡음에 대한 억제효과를 이용하여 3차 적분기단의 크기를 감소시켰다. 본 논문에서는 모델 상에서 전체적인 전달함수를 얻고, 신호의 차단주파수를 결정하며, 각 적분기의 출력신호를 최대화하여 적분기 출력신호의 크기를 증가시키고, 최대의 성능을 가지는 잡음에 대한 전송영점을 결정하는 기법을 제안한다. 설계된 회로의 실질적인 면적은 5.25 ㎟이고, 소모전력은 5 V 단일전원에 대하여 10 mW이다.