• 융합신호처리학회논문지
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• 제8권1호
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• pp.58-62
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• 2007

디지털 통신은 통신시스템의 구현과 모바일 화를 위해 필요하다. 모바일 화를 위한 무선 데이터 송신 그리고 수신은 이동 중 언제든지 그리고 어디 곳이든지 가능해야 한다. 모바일 통신 시스템은 소형화, 경량화 그리고 적은 소비전력으로 운영이 되어야 한다. 이러한 기술은 유비쿼터스 시대에서 모바일용 통신기기의 필수이다. 모바일 통신의 적용에서 요구되는 사항들은 다음과 같다. 첫째, 간단한 명령으로 데이터를 주고받을 수 있어야 한다. 둘째로 저 전력으로 구동되는 핸디 헬드형으로 구현되어야 한다. 셋째로 데이터 통신에 신뢰성이 있어야 한다. 이 기본적인 요구조건으로 구현된 시스템의 활용분야은 매우 다양해진다. 최근 각광 받고 있는 Car to Car 시스템에서 적용이 그 한 예이다. 이 시스템은 도로의 모든 상황을 자동차끼리 연결하여 전달해 주며 이로 인해 일어 날수 있는 여러 사고들은 막아 준다. 이러한 시스템을 신뢰성있게 구현하기 위해서는 기본적으로 디지털 데이터 통신이 필요하다. 본 논문에서는 디지털 데이터 통신을 위해서 CC1020 칩을 사용하여 통신 모뎀을 구현하였다. 이 침의 사용으로 주파수의 선택이 간결하게 되었고, 송신에서 수신 상태로 변환도 간단히 레지스터의 설정으로 가능하였다. 송신 출력도 10dBm로 통신 거리는 약 100m이다. 또한 칩의 전원이 3v의 저 전력을 사용하고, 간단한 레지스트 설정으로 송신 및 수신 상태에서 쉽게 sleeping mode 상태로 전환할 수 있었다. 결론으로 CC1020칩의 프로그램 알고리즘, MCU(Atmega128)과의 연결 회로도를 보였다. MCU와 CC1020의 연결 핀에서 중요한 파형을 그림으로 보였다. 그리고 실험에 사용된 송신부 및 수신부를 사진으로 보였으며, 이것을 이용하여 통신 수신율을 분석하였다.

• 한국세라믹학회지
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• 제40권10호
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• pp.961-966
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• 2003

BiN $b_{0.975}$S $b_{0.025}$ $O_4$저온 동시 소결 세라믹 후막 및 적층 세라믹(Multi-Layer Ceramic, MLC) 공정 기술을 이용한 소형 마이크로파 필터를 설계 및 제작하였다. MLC 칩 대역 통과 필터(BPF)는 소형화와 낮은 가격이라는 장점을 가지고 있다. 제안된 필터는 stripline 공진기와 결합 캐패시터로 구성되며, IMT-2000용 단말기의 수신단 통과 대역에 적합하며 통과 대역 아래쪽 저지 대역에 감쇠극이 형성되도록 설계하였다. 상용 마이크로파 회로 및 구조 설계 tool를 이용하여 제안된 MLC칩 대역 통과 필터의 공진기 전자기적 결합량 변화 및 결합 캐패시턴스에 따른 필터의 주파수 특성, 특히 감쇠극의 위치 변화에 대해 살펴보았다. 제작된 MLC 칩 BPF의 주파수 특성은 시뮬레이션 결과와 매우 일치하였다.

• 한국전자파학회논문지
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• 제25권1호
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• pp.53-61
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• 2014

본 논문에서는 고조파 정합 기법을 이용하여 고효율 GaN HEMT 전력 증폭기를 설계 및 제작하고, 그 특성을 측정하였다. 고효율 특성을 얻기 위해 고조파 로드풀 시뮬레이션을 활용하였다. 즉, 기본 주파수뿐만 아니라 2차, 3차 등의 고조파에서 최적의 부하 임피던스를 찾아내었다. 이러한 고조파 로드풀 시뮬레이션 결과를 바탕으로 출력 정합 회로를 설계하였다. 제작한 전력 증폭기는 중심 주파수 1.85 GHz에서 선형 전력 이득 20 dB 및 33.7 dBm의 $P_{1dB}$(1 dB gain compression point) 특성을 보였다. 그리고, 출력 전력 38.6 dBm에서 80.9 %의 최대 전력 부가 효율(Power Added Efficiency: PAE)을 나타냈으며, 이는 기존에 설계된 고효율 전력 증폭기와 비교했을 때 아주 우수한 효율 특성이다. 또한, W-CDMA 신호입력에 대한 측정 결과, 28.4 dBm의 평균 출력 전력에서 27.8 %의 PAE와 5 MHz offset 주파수에서 -38.8 dBc의 ACLR (Adjacent Channel Leakage Ratio)을 보였다. 그리고, 다항식 맞춤 방식의 디지털 전치 왜곡(Digital Predistortion: DPD) 선형화 알고리듬을 구현하여 제작된 전력 증폭기의 ACLR을 6.2 dB 정도 향상시킬 수 있었다.

• 전자공학회논문지
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• 제53권1호
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• pp.59-67
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• 2016

저가, 광대역, 그리고 넓은 이득 제어 범위를 갖는 전자 계측 시스템을 실현하기 위한 완전-차동 선형(fully-differential linear operational transconductance amplifier : FLOTA)를 사용한 새로운 계측 증폭기(instrumentation amplifier : IA)를 설계하였다. 이 IA는 한 개의 FLOTA, 두 개의 저항 그리고 한 개의 연산 증폭기(operational amplifier : op-amp로 구성된다. 동작 원리는 FLOTA에 인가되는 두 입력 전압의 차가 각각 동일한 차동 전류로 변환되고 이 전류는 op-amp의 (+)단자의 저항기와 귀환 저항기를 통과시켜 단일 출력 전압을 구하는 것이다. 제안한 IA의 동작 원리를 확인하기 위해 FLOTA를 설계하였고 상용 op-amp LF356을 사용하여 IA를 구현하였다. 시뮬레이션 결과 FLOTA를 사용한 전압-전류 특성은 ${\pm}3V$의 입력 선형 범위에서 0.1%의 선형오차와 2.1uA의 오프셋 전류를 갖고 있었다. IA는 1개의 저항기의 저항 값 변화로 -20dB~+60dB의 이득을 갖고 있으며, 60dB에 대한 -3dB 주파수는 10MHz이였다. 제안한 IA의 외부의 저항기의 정합이 필요 없고 다른 저항기로 오프셋을 조절할 수 있는 장점을 갖고 있다. 소비전력은 ${\pm}5V$ 공급전압에서 105mW이였다.

• 대한전자공학회논문지SD
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• 제49권6호
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• pp.18-24
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• 2012

본 논문에서는 $0.18-{\mu}m$ CMOS 공정으로 제작된 무선 센서네트워크 송신기에 적용 가능한 50MHz/s 저전력 10비트 DAC 측정 결과를 제시한다. 제작된 DAC는 일반적 세그멘티드 방식과는 다르게 2단 온도계 디코더를 이용한 전류 구동 방식으로, 10비트를 상위 6비트와 하위 4비트로 나누어 구현하였다. 상위 6 비트의 온도계 디코더는 3비트의 행 디코더와 3비트의 열 디코더로 행과 열을 대칭적으로 구성하여 상위 전류 셀을 제어하였고, 하위 4비트도 온도계 디코더 방식으로 하위 전류셀을 구동하도록 설계하였다. 상위와 하위 단위 전류 셀은 셀 크기를 바꾸는 대신 바이어스 회로에서 하위 단위 전류의 크기가 상위 단위 전류와의 크기에 비해 1/16이 되도록 바이어스 회로를 설계하였다. 그리고 상위와 하위 셀간의 온도계 디코더 신호의 동기를 위해 입력 신호 및 디코딩 된 신호에 모두 동기화 래치를 적용하여 Skew를 최소화하도록 설계하였다. 측정결과 DAC는 50MHz클럭에서 최대 출력구동범위가 2.2Vpp이고, 이 조건에서 DC전원은 3.3 V에서 DC전류 4.3mA를 소모하였다. 그리고 DAC의 선형성 특성은 최대 SFDR이 62.02 dB, 최대 DNL은 0.37 LSB, 최대 INL은 0.67 LSB로 측정되었다.

• 한국전자파학회논문지
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• 제8권1호
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• pp.13-21
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• 1997

본 논문에서는 능동 위상배열안테나(Active phased array antennas)의 구성소자로 사용될 수 있는 슬롯결합을 이용한 발진기형 능동안테나를 설계, 제작하였다. 배열 안테나 특히 평면 배열 얀테냐에 적합한 급전구조인 슬롯결합을 이용하여 방사소자와 능동회로룹 각각의 기판에 제작한 후 접지면의 슬롯을 통하여 전자기적으로 결합하였다 이와 같은 구조는 배열 안테나로 구성할 경우 단일 평면상에 안테나와 발진회로를 집적하는 구조에서 발생하는 안테나의 협대역 문제, 능동회로에 의한 기생방사, 집적의 문제 등을 해결할 수 있을 것이다. 본 논문에서 설계, 제작한 발진기형 능동안테나는 FET의 드레인 바이어스 전압을 조정하여 발진 주파수를 12.5 GHz를 중심으로 12.37 GHz에서 12.65 GHz까지 280 MHz (2.24%)의 주파수 범위를 선형적으로 조정할 수 있었다. 또한 주파수 가변범위 내에서의 출력이 5 dB 이내의 차이를 가짐으로서 거의 일정하였다. 따라서 본 논문에서 설계, 제작한 능동 안테나를 선형이나 평면의 능동 배열 안테나 소자로 사용할 수 있을 것이다.

• 대한공업교육학회지
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• 제41권2호
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• pp.89-118
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• 2016

본 연구의 목적은 피지컬 컴퓨팅 플랫폼인 아두이노와 앱 인벤터를 대한민국의 자랑스런 전통 과학기술의 유산이자 세계 최초의 돌격용 철갑전선(鐵甲戰船)으로 평가되는 거북선의 모형과 융합하여, 공업계열 특성화고 학생들이 실제적인 경험을 통해 과학기술적인 지식뿐만 아니라, 그와 더불어 역사 문화유산에 대한 인식과 가치 또한 제고해 볼 수 있는 피지컬 컴퓨팅 플랫폼 기반의 모형 거북선을 개발하는데 있다. 이 연구를 통하여 얻은 결론은 다음과 같다. 첫째, 아두이노 기반의 메인 컨트롤러 설계 및 제작은 전기 전자 제어와 관련된 하드웨어 및 소프트웨어 지식을 익히고, 아두이노와 전기전자 부품간의 기본적인 상호특성과 성능을 확인하는데 도움이 된다. 둘째, 회로도 및 패턴도 설계, 기술적 프로그래밍, 모바일 앱 개발 등의 과정을 통해 회로 설계 능력, 논리적 사고력과 문제해결력을 향상시키는데 효율적이다. 셋째, 피지컬 컴퓨팅 플랫폼 기반의 모형 거북선 개발을 통해 과학기술과 인문학적 소양을 통합적으로 함양할 수 있는 기초적인 토대를 마련하였다.

• 정보처리학회논문지A
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• 제11A권2호
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• pp.115-122
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• 2004

본 논문에서는 전류모드 CMOS를 사용하여 다치 가산기 및 다치 승산기를 구현하였으며, 먼저 효과적인 집적회로 설계 이용성을 갖는 전류모드 CMOS를 사용하여 3치 T-게이트와 4치 T-게이트를 구현하였다. 구현된 다치 T-게이트를 조합하여 유한체 $GF(3^2)$의 2변수 3치 가산표와 승산표를 실현하는 회로를 구현하였으며, 이들 다치 T-게이트를 사용하여 유한체 $GF(4^2)$의 2변수 4치 가산표와 승산표를 실현하는 회로를 구현하였다. 또한, Spice 시뮬레이션을 통하여 이 회로들에 대한 동자특성을 보였다. 다치 가산기 및 승산기들은 $1.5\mutextrm{m}$ CMOS 표준 기술의 MOSFET 모델 LEVEL 3을 사용하였고, 단위전류는 $15\mutextrm{A}$로 하였으며, 전원전압은 3.3V를 사용하였다. 본 논문에서 구현한 전류모드 CMOS의 3치 가산기와 승산기, 4치 가산기와 승산기는 일정한 회선경로 선택의 규칙성, 간단성, 셀 배열에 의한 모듈성의 이점을 가지며 특히 차수 m이 증가하는 유한체의 두 다항식의 가산 및 승산에서 확장성을 가지므로 VLSI화 실현에 적합한 것으로 생각된다.

• 대한전자공학회논문지SD
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• 제38권1호
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• pp.13-22
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• 2001

본 논문에서는 RF 회로의 3차원 적층 구조를 설계하고 RF 회로의 특성개선 효과를 살펴보았다. 3차원적 RF 회로를 구현하기 위하여 분할 설계 기준을 제안하였으며 이에 따라 RF 회로를 기능별, 동작 주파수별로 분할하여 구현하였다. 분할된 하위 모듈을 3차원으로 적층 연결할 수 있도록 PAA 입출력 단자구조를 이용하여 3차원 형태의 ITS RF 시스템을 제작하였다. 이에 따라 아날로그 신호와 디지털 신호, DC 전원이 혼재되어 있는 ITS(지능형 교통관제 시스템) 224MHz RF 모듈을 구성되는 회로를 특성 임피던스 정합과 시스템의 동작 안정도를 고려하여, 기능별로는 송신부, 수신부, PLL(Phase Locked Loop)부, 전원부로 분할하였고 주파수별로는 224MHz, 21.4MHz, 및 450kHz~DC의 주파수 대역으로 분할하여 설계하였다. RF 회로 모듈을 구현하는 과정에서 224MHz 대역에서 동작하는 송신부와 수신부 증폭회로는 설계치와 일치하는 18.9㏈, 23.9㏈의 이득, PLL부와 전원부는 위상 고정, 정전원 입력의 동작특성을 최대화시킬 수 있었다. 3차원 구조의 RF 모듈은 2차원의 평면구조의 단일 기판 구성방법과 비교하여 부피 및 배선길이에서 각각 76.9％, 28.4％를 감소시킨 $48cm^3$, 1.8cm를 나타내었고, 열적 성분인 최고 동작 온도특성은 37% 감소한 $41.8^{\circ}C$를 나타났다. PAA형 3차원 적층 구조는 고속 고밀도 저전력의 특성을 가지며, 저비용으로 구현할 수 있으며 RF 주파수 영역에서 각 모듈을 기능별, 주파수별로 모듈화해 제품의 기능을 가변적으로 변화시켜줄 수 있음을 알 수 있었고, RAA 형태의 입출력 단자로 연결함으로써 단일 양면 기판으로 구현되던 2차원적 RF 회로 모듈의 부피와 전기적 동작 특성과 열적 특성을 개선시킬 수 있었다.

• 대한전자공학회논문지SD
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• 제48권2호
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• pp.7-13
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• 2011

본 논문에서는 디지털 위상고정루프(All-digital PLL)를 구성하는 핵심 블록인 시간-디지털 변환기(Time-to-Digital Converter)를 제안하고 구현하였다. 본 연구에서는 게이티드 링 오실레이터 시간-디지털 변환기(GRO-TDC)의 기본 구조에 버니어 지연단(VDL)을 이용하여 다중 위상을 얻음으로써 보다 높은 해상도를 얻을 수 있는 구조를 제안하였다. 게이티드 링 오실레이터(GRO)는 총 7개의 지연셀을 사용하였고, 버니어 지연단(VDL) 3단을 이용하여 총 21개의 다중 위상을 사용하여 시간-디지털 변환기(TDC)를 설계하였다. 제안한 회로는 $0.13{\mu}m$ 1P-6M CMOS 공정을 사용하여 설계 및 구현하였다. 측정결과, 제안한 시간-디지털 변환기(TDC)의 최대 입력 주파수는 100MHz이고, 해상도는 26ps로 측정되었으며, 출력은 8-비트이며, 검출이 가능한 최대 위상 차이는 5ns의 위상 차이까지 검출이 가능하였다. 전력 소비는 측정된 Enable 신호의 크기에 따라 최소 8.4mW에서 최대 12.7mW로 측정되었다.