• 한국마이크로전자및패키징학회:학술대회논문집
• /
• 한국마이크로전자및패키징학회 2000년도 Proceedings of 5th International Joint Symposium on Microeletronics and Packaging
• /
• pp.43-55
• /
• 2000

In traditional electronic packages the die and the substrate are interconnected with fine wire. Wire bonding technology is limited to bond pads around the peripheral of the die. As the demand for I/O increases, there will be limitations with wire bonding technology. Flip chip technology eliminates the need for wire bonding by redistributing the bond pads over the entire surface of the die. Instead of wires, the die is attached to the substrate utilizing a direct solder connection. Although several steps and processes are eliminated when utilizing flip chip technology, there are several new problems that must be overcome. The main issue is the mismatch in the coefficient of thermal expansion (CTE) of the silicon die and the substrate. This mismatch will cause premature solder Joint failure. This issue can be compensated for by the use of an underfill material between the die and the substrate. Underfill helps to extend the working life of the device by providing environmental protection and structural integrity. Flux residues may interfere with the flow of underfill encapsulants causing gross solder voids and premature failure of the solder connection. Furthermore, flux residues may chemically react with the underfill polymer causing a change in its mechanical and thermal properties. As flip chip packages decrease in size, cleaning becomes more challenging. While package size continues to decrease, the total number of 1/0 continue to increase. As the I/O increases, the array density of the package increases and as the array density increases, the pitch decreases. If the pitch is decreasing, the standoff is also decreasing. This paper will present the keys to successful flip chip cleaning processes. Process parameters such as time, temperature, solvency, and impingement energy required for successful cleaning will be addressed. Flip chip packages will be cleaned and subjected to JEDEC level 3 testing, followed by accelerated stress testing. The devices will then be analyzed using acoustic microscopy and the results and conclusions reported.

• 대한화학회지
• /
• 제54권5호
• /
• pp.594-602
• /
• 2010

반도체의 경박단소화, 고밀도화에 따라 향후 반도체 패키지의 주 형태는 CSP(Chip Scale Package)가 될 것이다. 이러한 CSP에 사용되는 에폭시 수지 시스템의 흡습특성을 조사하기 위하여 에폭시 수지 및 충전재 변화에 따른 확산계수와 흡습율 변화를 조사하였다. 본 연구에 사용된 에폭시 수지로는 RE-304S, RE-310S, 및 HP-4032D를, 경화제로는 Kayahard MCD를, 경화촉매로는 2-methyl imidazole을 사용하였다. 충전재 크기 변화에 따른 에폭시 수지 성형물의 흡습특성을 조사하기 위하여 충전재로는 마이크로 크기 수준 및 나노 크기 수준의 구형 용융 실리카를 사용하였다. 이러한 에폭시 수지 성형물의 유리전이온도는 시차주사열량계를 이용하여 측정하였으며, 시간에 따른 흡습특성은 $85^{\circ}C$ and 85% 상대습도 조건하에서 항온항습기를 사용하여 측정하였다. 에폭시 수지 성형물의 확산계수는 Ficks의 법칙에 기초한 변형된 Crank 방정식을 사용하여 계산 하였다. 충전재를 사용하지 않은 에폭시 수지 시스템의 경우, 유리전이온도가 증가함에 따라 확산계수와 포화흡습율이 증가 하였으며 이는 유리전이온도 증가에 따른 에폭시 수지 성형물의 자유부피 증가로 설명하였다. 충전재를 사용한 경우, 충전재의 함량 증가에 따라 유리전이온도와 포화흡습율은 거의 변화가 없었으나, 확산계수는 충전재의 입자 크기에 따라 많은 변화를 보여주었다. 마이크로 크기 수준의 충전재를 사용한 경우 확산은 자유부피를 통하여 주로 이루어지나, 나노 크기 수준의 충전재를 사용한 에폭시 수지 성형물에서는 충전재의 표면적 증가에 따른, 수분 흡착의 상호작용을 통한 확산이 지배적으로 이루어진다고 판단된다.

• 한국전자파학회논문지
• /
• 제18권5호
• /
• pp.563-568
• /
• 2007

본 논문에서 제안된 패키지 안테나는 900 MHz RFID 대역에 적용하기 위하여 미엔더 라인과 단락 핀을 부설하고 LTCC(Low Temperature Cofired Ceramic) 층의 공동 내부에 RFID BGA(Ball Grid Array) 칩을 장착하였다. BGA 칩과 안테나 사이에 발생되는 커플링과 혼신을 감소시키기 위한 격리 특성을 확보하기 위하여 접지면과 비아 펜스를 부설하여 Faraday Cage를 구현하였다. 제안된 안테나는 낮은 주파수 대역에서 패키지 단계의 안테나 구현에 관점을 두었다. 제안된 안테나의 크기는 $13mm{\times}9mm{\times}3.51mm$이며, 측정된 안테나의 공진 주파수는 0.893 GHz, 임피던스 대역폭은 9 MHz, 최대 방사 이득은 -2.36 dBi를 나타내었다.

• 한국멀티미디어학회논문지
• /
• 제19권2호
• /
• pp.352-359
• /
• 2016

This paper presents high efficiency 5A synchronous DC-DC buck converter. The proposed DC-DC buck converter works from 4.5V to 18V input voltage range, and provides up to 5A of continuous output current and output voltage adjustable down to 0.8V. This chip is packaged MCP(multi-chip package) with control chip, top side P-CH switch, and bottom side N-CH switch. This chip is designed in a 25V high voltage CMOS 0.35um technology. It has a maximum power efficiency of up to 94% and internal 3msec soft start and fixed 500KHz PWM(Pulse Width Modulation) operations. It also includes cycle by cycle current limit function, short and thermal shutdown protection circuit at 150℃. This chip size is 2190um*1130um includes scribe lane 10um.

• 한국마이크로전자및패키징학회:학술대회논문집
• /
• 한국마이크로전자및패키징학회 2005년도 ISMP
• /
• pp.111-129
• /
• 2005

Pop provides OEMs and EMS with a platform to cost effectively expand options for logic + memory 3D integration - Expands device options by simplifying business logistics of stacking - Integration controlled at the system level to best match stacked combinations with system requirements - Eliminates margin stacking and expands technology reuse - Helps manage the huge cost impacts associated with increasing demand for multi media processing and memory. PoP is well timed to enable and leverage: - Mass customization of systems for different use (form, fit and function) requirements o Bband and apps processor + memory stack platforms - Logic transition to flip chip enables PoP size reduction o Area and height reduction. Industry standardization is progressing. Amkor provides full turn-key support for base package, memory package and full system integration.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제14권6호
• /
• pp.697-705
• /
• 2014

A single chip Programmable AC to DC Power Converter, consisting of wide band gap SiC MOSFET and SiC diodes, has been proposed which converts high frequency ac voltage to a conditioned dc output voltage at user defined given power level. The converter has high conversion efficiency because of negligible reverse recovery current in SiC diode and SiC MOSFET. High frequency operation reduces the need of bigger size inductor. Lead inductors are enough to maintain current continuity. A complete electrical analysis, die area estimation and thermal analysis of the converter has been presented. It has been found that settling time and peak overshoot voltage across the device has reduced significantly when SiC devices are used with respect to Si devices. Reduction in peak overshoot also increases the converter efficiency. The total package substrate dimension of the converter circuit is only $5mm{\times}5mm$. Thermal analysis performed in the paper shows that these devices would be very useful for use as miniaturized power converters for load currents of up to 5-7 amp, keeping the package thermal conductivity limitation in mind. The converter is ideal for voltage requirements for sub-5 V level power supplies for high temperatures and space electronics systems.

• 한국통신학회논문지
• /
• 제31권12C호
• /
• pp.1157-1164
• /
• 2006

본 논문에서는 마이크로 BGA의 패키지와 볼의 정확한 위치와 사이즈를 측정하기 위한 방법을 제안하였다. 정확하게 BGA의 결함을 찾아내기 위해, 패키지와 볼의 위치를 찾아내는데 중점을 두었다. 라벨링한 후, 특징 파라미터를 이용하여 패키지와 볼 성분만을 검출하였다. 패키지 부분을 검출한 후, 패키지에 대한 정보를 입력 파라미터로 사용하여 사각형 모델로 패키지의 사이즈를 측정하였다. 또한 볼 부분을 검출한 후, 볼 부분에 대한 정보를 입력 파라미터로 사용하여 원형 모델로 볼의 위치와 지름을 측정하였다. 실제 길이를 측정하기 위하여 landmark에 근거한 calibration을 수행하였으며 SEM으로 볼을 측정한 데이터를 기준으로 측정치와 비교하였다. 위의 실험으로부터 제안 기법에 의한 볼의 반지름 측정값의 정확도가 평균 94%가 되는 사실을 확인하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2008년도 추계종합학술대회 B
• /
• pp.100-103
• /
• 2008

본 논문에서는 AMBA 기반으로 사용될 수 있는 H.264용 Encoder Hardware 모듈(Intra Prediction, Deblocking Filter, Context-Based Adaptive Variable Length Coding, Motion Estimation)을 Integration하여 설계하였다. 설계된 모듈은 한 매크로 블록당 최대 440 cycle내에 동작한다. 제안된 Encoder 구조를 검증하기 위하여 JM 9.4부터 reference C를 개발하였으며, reference C로부터 test vector를 추출하며 설계 된 회로를 검증하였다. 제안된 회로는 최대 166MHz clock에서 동작하며, 합성결과 Charterd 0.18um 공정에 램 포함 약 180만 gate 크기이다. MPW제작시 chip size $6{\times}6mm$의 크기와 208 pin의 Pakage 형태로 제작하였다.

• 한국정밀공학회:학술대회논문집
• /
• 한국정밀공학회 2001년도 추계학술대회 논문집
• /
• pp.139-143
• /
• 2001

In manufacturing process of semiconductor package, thermal stress owing to high temperature in moulding and bubbles generated in chip bonding process become main causes to producing void. Therefore, on this study we evaluated quantitatively void size by ultrasonic spectroscopy method which analyze the frequency of this received pulse using pulses with broad band frequency, and after destructive test we verified effectiveness of sizing void by ultrasonic spectroscopy as we find error degree between the real size of void and the sizing void by ultrasonic spectroscopy.

• Corrosion Science and Technology
• /
• 제6권6호
• /
• pp.282-285
• /
• 2007

Smaller size and higher integration of electronic systems make narrower interconnect pitch not only in chip-level but also in package-level. Moreover electronic systems are required to operate in harsher conditions, that is, higher current / voltage, elevated temperature / humidity, and complex chemical contaminants. Under these severe circumstances, electronic components respond to applied voltages by electrochemically ionization of metals and conducting filament forms between anode and cathode across a nonmetallic medium. This phenomenon is called as the electrochemical migration. Many kinds of metal (Cu, Ag, SnPb, Sn etc) using in electronic packages are failed by ECM. Eutectic SnPb which is used in various electronic packaging structures, that is, printed circuit boards, plastic-encapsulated packages, organic display panels, and tape chip carriers, chip-on-films etc. And the material for soldering (eutectic SnPb) using in electronic package easily makes insulation failure by ECM. In real PCB system, not only metals but also many chemical species are included. And these chemical species act as resources of contamination. Model test systems were developed to characterize the migration phenomena without contamination effect. The serpentine-shape pattern was developed for analyzing relationship of applied voltage bias and failure lifetime by the temperature / humidity biased(THB) test.