• 한국소음진동공학회:학술대회논문집
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• 한국소음진동공학회 2000년도 춘계학술대회논문집
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• pp.1321-1326
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• 2000

This paper is concerned with the making of smart structrures by means of piezoceramic wafers and its performance tests. It is also concerned with the implementation of the PPF controller by using the quad operational amplifier, which includes the charge and bridge amplifiers. The problems regarding the implementation of the piezoceramic sensors and actuators are discussed. The experimental process for smart structures is explained in detail. The technology demonstration which can show the effectiveness of smart structure technology is built up. Experimental results will follow.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1997년도 하계학술대회 논문집 E
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• pp.1861-1863
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• 1997

The free electron laser(FEL) with the tapered wiggler in the Compton regime where the space charge effect is negligible was simulated on the basis of one dimensional model. Bunching process and the trajectories of 480 particles, which were loaded randomly in the phase space, were tracked as they traversed the wiggler, and the power and the efficiency of the FEL were estimated.

• 한국전자파학회논문지
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• 제16권1호
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• pp.102-112
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• 2005

본 논문에서는 CSP(Chip Size Package)를 이용하여 정합소자 및 모든 바이어스소자, ESD(Electrostatic Dis-charge) 보호소자를 MMIC상에 완전집적한 K/Ka밴드 광대역 MMIC chip set에 관하여 보고한다. CSP에 대해서는 이방성 도전필름인 ACF(Anisotropic Conductive Film)를 이용하였으며, 그 결과 MMIC 패키지 프로세스가 간략화 되었고, CSP MMIC의 저 가격화가 실현되었다. MMIC상에 집적하기 위한 DC 바이어스 용량소자로서는 고유전율의 $STO(SrTi_{3})$ 필름 커패시터가 이용되었으며, DC 피드소자와 ESD 보호소자로서는 LC 병렬회로가 사용되었다. 그리고, K/KA 밴드 광대역에 걸친 MMIC의 정합과 안정도를 위해서는 프리매칭회로와 RC 병렬회로가 이용되었으며, 제작된 CSP MMIC는 광대역(K/Ka) 밴드에서 양호한 RF 특성을 보였다. 본 논문은 K/Ka 밴드의 주파수 대역에 있어서의 완전집적화 CSP MMIC 칩셋에 관한 최초의 보고이다.

• Nuclear Engineering and Technology
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• 제52권7호
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• pp.1503-1510
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• 2020

Ultra-low noise charge sensitive amplifiers (CSAs) based on various types of circuit board substrates, such as FR4, Teflon, and ceramics (Al₂O₃) with two different designs, PA1 and PA2, have been developed. They were tested to see the noise effect from the dielectric loss of the substrate capacitance before and after irradiation. If the electronic noise from the CSAs is to be minimized and the energy resolution enhanced, the shaping time has to be optimized for the detector, and a small feedback capacitance of the CSA is favorable for a better SNR. Teflon- and ceramic-based PA1 design CSAs showed better noise performance than the FR4-based one, but the Teflon-based PA1 design showed better sensitivity than ceramic based one at a low detector capacitance (<10 pF). In the PA2 design, the equivalent noise and the sensitivity were 0.52 keV FWHM for a silicon detector and 7.2 mV/fC, respectively, with 2 ㎲ peaking time and 0.1 pF detector capacitance. After 10, 100, 10³, 10⁴, and 10⁵ Gy irradiation the ENC and sensitivity characteristics of the developed CSAs based on three different substrate materials are also discussed.

• Composites Research
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• 제13권6호
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• pp.47-54
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• 2000

복합재 구조물의 저속충격탐지 방법 중의 하나는 고분자 압전센서를 이용하는 것이다. 본 논문에서는 저속충격을 받는 복합재 평판에 대한 충격력과 부착된 스트레인 게이지, 고분자 압전센서 신호와의 관계를 유도하였다. 압전센서의 등가회로도를 통해서 고분자 압전센서의 개회로 신호와 폐회로 신호와의 관계를 유도하여 전하증폭기를 사용하지 않은 고분자 압전센서 신호를 이용하여 복합재 평판의 충격력 복원 가능성에 대한 연구로 확장하였다. 진동실험을 통하여 얻은 복합재 평판의 고유진동수와 감쇠비를 이용하여 해석적인 모델을 수정하여 정방향 문제와 역방향 문제에 있어서 오차를 줄일 수 있었다. 복원된 충격력과 해석적인 센서 신호는 실제 저속 충격 실험을 통하여 측정한 충격력, 스트레인 게이지 신호, 그리고 고분자 압전센서 신호와 잘 일치하였다.

• 전기전자학회논문지
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• 제23권3호
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• pp.947-953
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• 2019

본 연구는 가시광선, 적외선, 자외선 등이 대기 중의 물리입자에 의해 산란되는 빛(광자)을 받아서 발생하는 전하(전자 전공 쌍)를 집적하여 전압신호로 변환 및 증폭하는 전치증폭단과, 증폭된 신호의 파형을 semi-gaussian으로 보정하는 파형보정기 및 신호의 크기를 임의의 기준전압과 비교하여 신호 크기에 따른 펄스를 2진수 디지털 신호로 출력시키는 비교기와 계수기를 포함하는 물리입자 검출용 ASIC 칩 설계에 관한 것이다. 본 연구에서 제안한 구조 및 기능 블록을 갖는 ASIC은 Global Foundries의 0.18um standard CMOS 공정 변수를 사용하여 설계하였으며, 동 공정을 이용하여 칩을 제작하여 동작 및 성능을 검증 확인하였다.

• 대한전자공학회논문지SD
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• 제38권2호
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• pp.87-94
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• 2001

DRAM에서 셀 캐패시터의 누설 전류 영향을 고려하여 소프트 에러율을 예측하였다. DRAM의 동작 과정에서 누설 전류의 영향으로 셀 캐패시터는 전하량이 감소하고, 이에 따른 소프트 에러율을 DRAM의 각 동작 모드에 대하여 계산하였다. 누설 전류가 작을 경우에는 /bit mode가 소프트 에러에 취약했지만, 누설전류가 커질수록 memory 모드가 소프트 에러에 가장 취약함을 보였다. 실제 256M급 DRAM의 구조에 적용하여, 셀 캐패시턴스, bit line 캐패시턴스, sense amplifier의 입력 전압 감도들이 변화할 때 소프트 에러에 미치는 영향을 예측하였고, 이 결과들은 차세대 DARM 연구의 최적 셀 설계에 이용될 수 있다.

• 대한전자공학회논문지SD
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• 제46권7호
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• pp.39-46
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• 2009

본 논문에서는 LED 백라이트를 위한 고속 스위칭 전류-펄스 드라이버(Current-Pulse Driver)를 제안하였다. 제안한 전류-펄스 드라이버는 드레인 정규화 전류미러(Regulated Drain Current Mirror : RD-CM)[1]와 고전압 NMOS 트랜지스터(High-Voltage NMOS Transistor : HV-NMOS)로 구성되었다. 동적 gain-boosting 앰프(Dynamic Gain-Boosting Amplifier : DGB-AMP)를 사용하여 전류-펄스 스위칭 응답속도를 향상시켰다. 출력 전류-펄스 스위치가 꺼졌을 때, RD-CM의 HV-NMOS 게이트 커패시턴스에 충전된 전하가 방전되지 않기 때문에 스위치가 다시 켜졌을 때, HV-NMOS 게이트 커패시턴스를 다시 충전할 필요가 없다. 제안한 전류-펄스 드라이버에서는 게이트 커패시턴스의 반복적인 충 방전 시간을 제거함으로써 전류-펄스 스위칭 동작을 고속으로 하도록 하였다. 검증을 위하여 SV/40V 0.5um BCD 공정으로 칩을 제작하였다. 제안한 전류-펄스 드라이버의 스위칭 지연시간을 기존 드라이버에서의 700ns에서 360ns로 줄일 수 있었다.

• 한국우주과학회:학술대회논문집(한국우주과학회보)
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• 한국우주과학회 2010년도 한국우주과학회보 제19권1호
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• pp.37.5-38
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• 2010

경희대학교 우주탐사학과에서는 우주공간 탐사를 위해 Trio(TRiplet Ionospheric Observatory)-CINEMA(Cubesat for Ions, Neutrals, Electrons and MAgnetic fields)로 명명된 초소형 위성을 개발하고 있다. 과학임무는 지구 저궤도에서 고에너지 입자를 관측하는 것이며, 이를 위해 고에너지 (2~300keV) 입자 검출기와 자기장 측정기가 탑재된다. 저에너지 입자 검출기 시스템인 STEIN(SupraThermal Electrons, Ions, Neutrals)은 $1\times4$ Array의 개선된 실리콘 검출기와 이온, 전자, 중성입자를 분리할 수 있는 정전장 편향기, 그리고 신호를 처리하는 전자회로로 구성되어있다. 설계된 전자회로는 매우 작은 검출기 기판, 아날로그 기판과 디지털 기판으로 이루어져 있고, 475mW 이하의 저 전력으로 동작한다. 또한 2~100keV의 에너지를 1keV이하의 해상도로 30,000event/sec/pixel 까지 관측 할 수 있도록 회로를 설계하였다. 센서로 들어온 입자로 인해 발생한 펄스의 신호는 4개의 아날로그 회로가 담당하게 되는데, Folded cascode amplifier를 배치하여 증폭률을 높인 Charge sensitive amplifier를 통해 신호를 증폭하고, $2{\mu}s$ unipolar gaussian shaping amplifier를 통해 읽기 쉽게 처리된 신호를 상한파고선별기와 하한파고 선별기를 통해 유효 값 여부를 판단하고, 피크 검출기를 통해 피크의 타이밍을 측정한 뒤 신호를 아날로그-디지털 변환 회로를 통하여 8bit의 값으로 나타내어, 입자들의 Spectrum을 측정하게 된다. 크기와 소비전력이 적음에도 검출성능이 우수하기 때문에 이 시스템은 향후 우주탐사 시스템에 있어 매우 중요한 역할을 수행 할 것으로 생각한다.

• 한국전자통신학회논문지
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• 제18권5호
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• pp.769-776
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• 2023

본 논문에서는 저 전력 CAM(: Content Addressable Memory)을 위한 MLSA(: Match-line Sense Amplifier)를 설계하였다. 설계한 회로는 MLSA와 사전충전 (precharge) 제어기를 통해 선택적 매치라인 충전기법으로 CAM 동작 중 미스매치 상태에서 발생하는 전력 소모를 감소시켰고, 검색동작 중 미스매치가 발생했을 때 사전 충전을 조기 종료시킴으로써 단락 전류로 인한 전력 소모를 추가적으로 감소시켰다. 기존 회로와 비교했을 때, 전력 소모와 전파 지연 시간이 6.92%, 23.30% 감소하였고, PDP(: Product-Delay-Product)와 EDP(: Energy Delay Product)가 29.92%, 52.31% 감소하는 우수한 성능을 보였다. 제안한 회로는 TSMC 65nm CMOS 공정을 사용하여 구현되었으며 SPECTRE 시뮬레이션을 통해 그 타당성을 입증하였다.