LoRa 통신 프로토콜은 근 10년간 사물인터넷 네트워크를 위한 유망 기술로 평가받고 있다. 이론적으로, 처프 대역 확산 프로토콜을 사용하여 장거리 통신에 강인하고 하나의 물리 채널에 서로 직교하는 여러 논리채널을 제공할 수 있으며 중첩 성형의 망구조로 공간 다양성을 활용할 수 있는 것이 대표적 이유이다. 최근의 몇몇 연구들은 이러한 특징 중 논리 채널 사이의 불완전한 실질적인 준직교성을 지적한다. 그러나 직교하는 논리 채널을 형성하는 것은 확산 인자와 대역폭 두 가지 설정 인자임에도 불구하고 대부분의 연구는 확산 인자만을 요소로 직교성을 평가한다. 본 연구에서는 두 설정 인자를 모두 고려하여 논리 채널 사이의 준 직교성을 정리한다. 또한, 이에 따른 논리 채널 사이의 간섭으로 인해 변화하는 통신 품질을 정리한다.
In tactical environment, tactical wireless networks are generally comprised of Tactical MANETs(T-MANETs) or Tactical WMNs(T-WMNs). The most important services in tactical network are voice and low rate data such as command control and situation awareness. These data should be forwarded via multi-hop in tactical wireless networks. Urgent and mission-critical data should be protected in this environment, so QoS(Quality of Service) must be guaranteed for specific type of traffic for satisfying the requirement of a user. In IEEE 802.11s, TDMA-based MAC protocol, MCCA(MCF Controlled Channel Access), has a function of resource reservation. But 802.11s protocol can not guarantee the end-to-end QoS, because it only supports reservation with neighbors. In this paper, we propose the routing protocol, R-HWMP(Reservation-based HWMP) which has the resource reservation to support the end-to-end QoS. The proposed protocol can reserve the channel slots and find optimal path in T-WMNs. We analyzed the performance of the proposed protocol and showed that end-to-end QoS is guaranteed using NS-2 simulation.
This paper describes a low-voltage and low-power channel selection analog front end with continuous-time low pass filters and highly linear programmable-gain amplifier(PGA). The filters were realized as balanced Gm-C biquadratic filters to achieve a low current consumption. High linearity and a constant wide bandwidth are achieved by using a new transconductance(Gm) cell. The PGA has a voltage gain varying from 0 to 65dB, while maintaining a constant bandwidth. A filter tuning circuit that requires an accurate time base but no external components is presented. With a 1-Vrms differential input and output, the filter achieves -85dB THD and a 78dB signal-to-noise ratio. Both the filter and PGA were implemented in a 0.18um 1P6M n-well CMOS process. They consume 3.2mW from a 1.8V power supply and occupy an area of $0.19mm^2$.
본연구는 서부휴전선이북에서 발생되고 있는 잡음파에도 불구 KBS텔레비젼방송의 양호한 시청을 보장하는 안테나를 얻기 위하여 시작되었으며 약 1년에 걸친 연구를 통하여 마침내 전후방비가 30dB정도일뿐 아니라 그 side lobe love 이 -3OdB 이하가 되는 안테나의 개발에 성공하였다. 이 안테나는 VHF TV의 고채널군 전체를 카바하기에 마땅하다고 생각되는 대수주기형으로 제작되었으며 이 안테나를 사용하는 경우 안테나의 후방에서 오는 잡음전파나 반사파에 의해서 수상이 방해되거나 고우스트 즉 2중화면이 나타나는 현상이 현저하게 개선된다는 것이 현지시경의 결과 확인되었다. 이 안테나는 또한 전 side lobe level이 매우 낮음으로써 그 이득이 높으며 TV 가시청지역 확대와 난시청범위의 축소에 그만큼 기여한 것으로 기대된다. This research was started to develop a VHF television antenna which secures good pictures in spite of the disturbance from tile rear side. In a year of research, an antenna which front to banck ratio is gyrator than 30dB and whose side lobe level is smaller than -30dB alas been developed. This new antenna was designed log-periodically for the sake of wide frequency bandwidth which is necessary to cover all tile high channel. And it was found having characteristics of anti-interference against the disturbance wave from tole behind, and anti-ghosts from the reflected waves. Furthermore, the gain of this new antenna is reasonablly high, because of its low side lobe level. After all, the developed antenna is silpposcd to increace the service area considervably and to improve the TV receiving certainly.
고성능 컴퓨팅 환경을 위해서 최근 등장한 차세대 매니코어 프로세서는 전통적인 구조의 메모리와 함께 고대역 온-패키지 메모리를 장착하고 있다. Intel Xeon Phi Knights Landing(KNL) 프로세서의 온-패키지 메모리인 Multi-Channel DRAM(MCDRAM)은 기존의 DDR4 메모리보다 이론적으로 네 배 높은 대역폭을 제공한다. 본 논문에서는 MCDRAM을 이용하여 MPI 노드 내 통신 성능을 향상시키기 위한 방안을 제안한다. 실험 결과, 제안된 기법을 사용할 경우 DDR4를 사용하는 경우와 비교해서 MPI 노드 내 통신 성능을 최대 272% 향상시킬 수 있음을 보인다. 또한 MCDRAM 활용 방법에 따른 성능 영향뿐만 아니라 프로세스의 코어 친화도에 따른 성능 영향을 보인다.
IBAC DAB 시스템은 기존의 FM 방송 대역내의 가드밴드를 사용하게 됨에 따라 기존의 FM 방송신호로 인해 간섭을 받게 된다. IBAC(In Band Adjacent Channel) DAB 시스템의 성능평가에 있어서 FM 간섭신호는 중요한 요소가 된다. 국내 FM 공중파 방송신호를 실제 측정하여 수시로 변하는 FM 스펙트럼의 특성과, FM 채널 특성에 따라 FM 신호의 평균적인 스펙트럼의 특성을 구하였다. 본 논문에서는 제안한 IBAC DAB 시스템을 기반으로 한 이런 다양한 FM 간섭신호를 C로 모델링하여 IBAC DAB 시스템의 성능과 점유 대역폭에 따른 FM 간섭의 영향을 분석하고, 본 시스템의 성능이 유지될 수 있는 FM 간섭비를 제시한다. 실험결과 FM PSD의 평균 특성에 따라 IBAC DAB 시스템의 성능변화가 크며, 시스템의 성능이 유지 될 수 있는 FM 간섭 혼신비가 10dB임을 알 수 있었다.
본 논문에서는 채널상태에 동적으로 최적화한 HLS(Http Live Streaming)의 비트 율에 따라 전송하기 위해 적응 버퍼링을 제안하였다. 이러한 스마트 OTT(Over The Top) 플랫폼은 서버와 클라이언트 사이의 통신망 대역폭 용량을 분석하였다. 이를 위해 다중 비트율과 대역폭 조절기(resolution) 사이의 비디오 스트림의 전송속도를 조정하도록 설계하였다. 이러한 적응 버퍼링은 기본적인 HLS 버퍼 구조에 2개의 버퍼를 추가한다. 적응 버퍼링은 이전 채널과 다음 채널을 지속적으로 버퍼링을 한다. 제안한 스마트 OTT 플랫폼의 적응 버퍼링은 단일 버퍼링의 정적 HLS 방식 보다 우수하다. 이러한 방식은 HLS 사용자가 가용 통신망 속도를 분석함으로서 스마트 OTT 단말의 적을 버퍼링 속도를 조절 할 수 있기 때문이다. 이로서 스마트 OTT가 비트 율을 동적으로 최적화함으로서 라이브와 VOD 형태의 비디오를 전송하도록 구축하였다. 세그먼트 형식의 H.265 MPEG-2 TS 비디오정보인 m3u8 파일을 활용함으로서 HLS의 서버가 통신망 상황에 맞게 연동할 수 있으며, PLC(Power Line Control) 전송과도 연동할 수 있다.
본 논문에서는 최근 홈 네트워크 기술로 관심을 받고 있는 IEEE 802.15.3 HDR-WPAN (High Data Rate-Wireless Personal Area Network) 시스템의 성능 및 용량 향상 방안으로 MIMO 기법을 적용하고 컴퓨터 시뮬레이션을 통해 성능을 분석하였다. 특히, MIMO 기법 중 독립적인 각각의 부채널들에 서로 다른 데이터를 전송하여 전송률을 높이는 V-BLAST 기법을 적용하였다. HDR-WPAN 시스템의 TCM-64QAM 모드에서 V-BLAST 기법을 적용한 경우 최소 2개의 송수신 안테나를 사용하는 것으로도 대역폭 확장 없이 110Mbps 이상의 전송속도를 얻을 수 있었으며, 레일리 페이딩 채널에서 송신 안테나 2개, 수신 안테나 2개를 사용할 경우 약 $E_b/N_0=35dB$ (MMSE 알고리즘)에서 10-4의 BER 성능을 얻을 수 있었다. V-BLAST 기법을 적용한 HDR-WPAN 시스템은 수신단에서 복조 순서(ordering)를 결정하는 과정이 다소 복잡하지만 추가적인 대역폭 확장 없이 데이터 스트림을 다수의 안테나로 전송하여 전송 용량 및 성능을 높일 수 있었다.
공정기술과 EDA 툴의 발전에 따라서 하나의 실리콘 다이(Die)에 많은 IP가 집적되고 멀티프로세서가 포함되는 SoC 구조가 가능해지고 있다 그러나 대부분의 기존 SoC 버스는 공유버스 구조라는 문제점으로 인해 통신의 병목현상이 발생하고 이는 전체 시스템 성능을 저하시키는 요인이 된다. 많은 경우에 멀티프로세서 시스템의 성능은 CPU 자체의 속도보다는 효율적인 통신과 균형있는 연산의 분배가 좌우하게 된다 따라서 충분한 SoC 버스 대역폭(Bandwidth)을 확보하기 위한 하나의 해결책으로 크로스바 라우터(Crossbar Router)를 이용하여 효율적인 온 칩 버스구조인 SoC Network Architecture(SNA)를 제안한다. 제안된 SNA구조는 다중 마스터(multi-master)에 대해 다중 채널(multi-channel)을 제공하여 통신의 병목현상을 크게 줄일 수 있으며 뛰어난 확장성을 지원한다. 제안된 구조에 따라 모델 시스템을 설계하고 시뮬레이션을 진행한 결과 AMBA AHB 버스에 비해 평균 $40\%$ 이상 효율이 증가했다.
본 논문은 $0.18{\mu}m$ CMOS 공정을 이용하여 3.2 Gb/s serial link receiver를 설계하였다. High-speed links의 performance를 제한하는 가장 큰 요소는 transmission channel bandwidth, timing uncertainty가 있다. 이러한 문제점을 해결하기 위한 방법으로 multi-level signaling(4-PAM)을 이용하였다. 추가적으로 전송속도를 높이고 BER를 낮추기 위한 방법으로 current-mode amplifier, CML sampling latch를 사용하였다. 4-PAM receiver의 최대 데이터 전송속도는 3.2 Gb/s이다. BER은 $1.0{\times}10^{-12}$ 이하이며 chip size는 $0.5\;{\times}\;0.6\;mm^2$이고 1.8 V supply voltage에서 49mA current를 소모한다.
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[게시일 2004년 10월 1일]
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