• 전자공학회논문지C
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• 제36C권5호
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• pp.38-47
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• 1999

저전력을 실현하기 위하여 구조, 논리 및 트랜지스터레벨에서 16비트 덧셈기를 설계하였다. 기존의 ELM덧셈기는 입력 비트 패턴에 의해 계산되는 블록캐리발생신호 (block carry generation signal) 때문에 특정 입력 비트 패턴이 인가되었을 때에는 G셀에서 글리치(glitch)가 발생하는 단점이 있다. 따라서 구조레벨에서는 특정 입력 비트 패턴에 대해서 글리치를 피하기 위해 자동적으로 각각의 블록캐리발생신호를 마지막 레벨의 G셀에 전달하는 저전력 덧셈기 구조를 제안하였다. 또한, 논리레벨에서는 정적 CMOS(static CMOS)논리형태와 저전력 XOR게이트로 구성된 저전력 소모에 적합한 조합형 논리형태(combination of logic style)를 사용하였다. 게다가 저전력을 위하여 트랜지스터레벨에서는 각 비트 전파의 논리깊이(logic depth)에 따라서 가변 크기 셀들(variable-sized cells)을 사용하였다. 0.6㎛ 단일폴리 삼중금속 LG CMOS 표준 공정변수를 가지고 16비트 덧셈기를 HSPICE로 모의 실험한 결과, 고정 크기 셀(fixed-sized cell)과 정적 CMOS 논리형태만으로 구성된 기존의 ELM 덧셈기에 비해 본 논문에서 제안된 덧셈기가 전력소모면에서는 23.6%, power-delay-product면에서는 22.6%의 향상을 보였다.

• Progress in Superconductivity
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• 제6권1호
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• pp.7-12
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• 2004

Due to the very fast switching speed of Josephson junctions, superconductive digital circuit has been a very good candidate fur future electronic devices. High-speed and Low-power microprocessor can be developed with Josephson junctions. As a part of an effort to develop superconductive microprocessor, we have designed an RSFQ 4-bit ALU (Arithmetic Logic Unit) in a pipelined structure. To make the circuit work faster, we used a forward clocking scheme. This required a careful design of timing between clock and data pulses in ALU. The RSFQ 1-bit block of ALU used in this work consisted of three DC current driven SFQ switches and a half-adder. We successfully tested the half adder cell at clock frequency up to 20 GHz. The switches were commutating output ports of the half adder to produce AND, OR, XOR, or ADD functions. For a high-speed test, we attached switches at the input ports to control the high-speed input data by low-frequency pattern generators. The output in this measurement was an eye-diagram. Using this setup, 1-bit block of ALU was successfully tested up to 40 GHz. An RSFQ 4-bit ALU was fabricated and tested. The circuit worked at 5 GHz. The circuit size of the 4-bit ALU was 3 mm ${\times}$ 1.5 mm, fitting in a 5 mm ${\times}$ 5 mm chip.

• 한국정보통신학회논문지
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• 제12권11호
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• pp.2039-2044
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• 2008

FIR 필터, DCT, FFT와 같은 디지털 신호처리 응용에서 다중 고정 계수 곱셈의 효율적인 하드웨어 구현문제에 자주 접하게 된다. 고정계수 곱셈기 설계에서 공통 하위식 제거 알고리즘은 면적과 전력소모를 상당히 개선시킬 수 있는 방법을 제공한다. 본 논문에서는 CSD 계수에서 빈번히 나타나는 두 공통 하위식($10{\bar{1}}$, 101)의 덧셈을 수행하는 전용덧셈기 설계 방법을 제안한다. 제안한 방법을 radix-24 FFT 구조의 고정계수 곱셈블록에 적용한 실험에서 제안한 방법의 면적, 지연시간, 전력소비는 기존방법 보다 각각 21%, 11%, 12% 정도 향상됨을 보인다.

• 한국지역지리학회지
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• 제3권2호
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• pp.37-87
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• 1997

만경강유역을 하나의 연장선상에 놓고 연구한 결과, 그 공간상에서 역사와 더불어 형성발달해온 시공연속체를 확인할 수 있었다. 만경강상류에서 하류 하구연안에 이르는 면장공간상에서의 개간과정은 여말에서 부터 시작되어 오늘에 이른 것으로 볼 수 있다. [기원지-지향지] 지향가설에서 본 개간과정에서 개간의 기원지는 만경강상류 산간계곡의 지류곡지 개간을 효시로 하여 기원지가 이루어지고, 조선조 중기까지는 수방대책의 발달과 더불어 하천 중류까지 진출하고, 하천 본류에 대한 하류지역의 계간은 하천의 규모와 유수량의 증가로 인한 하안의 홍수와 범람을 극복할 수 있는 인공제방을 축조할 수 있는 기술수준에 이른 1920년대에 들어서야 본격화되고, 그후 연이어 하구연안의 간석지 개간도 시행되어 개간의 개척첨단이 이들 지향지인 해안간석지일대에 형성되는 것을 볼 수 있다. 시간의 흐름과 더불어 각 시기마다 공간의 변화도 수반되어 시공연속체가 발달하는 것을 볼 수 있다. 취락의 경우 개간과정에 따라 산간계곡 산록일대에서는 주변입지적 집촌, 하천중류와 하류에서는 중앙입지적 집촌, 하천하구 간석지에서는 중앙입지적 열촌형태가 우세하게 나타났다.