• 한국정보처리학회논문지
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• 제7권2호
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• pp.520-528
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• 2000

마이크로 프로세서의 동작 속도가 빨라지면서 메모리의 데이터 전송 폭이 시스템 성능을 제한하는 중요 인자로 대두되면서 코드 밀도가 높은 컴퓨터 구조에 대한 연구의 필요성이 증대되고 있다. 본 논문에서는 코드 밀도가 높은 32비트 마이크로 프로세서 구조로 16비트와 32비트 2종류 길이의 명령어를 가지는 가칭 2가지 길이 명령어 세트 컴퓨터(Bi-length Instruction Set Computer : BISC)를 제안한다. 32비트 BISC는 16개의 범용 레지스타를 가지며, 오프셋과 상수 오퍼랜드의 길이에 따라서 2종류의 명령어를 가진다. 제안한 32비트 BISC는 FPGA로 구현하여 1.8432MHz에서 모든 기능이 정상적으로 동작하는 것을 확인하였고, 크로스 어셈블러와 크로스 C/C++ 컴파일러 및 명령어 시뮬레이터를 설계하고 동작을 검증하였다. BISC의 코드 밀도는 기존 RISC의 130~220%, 기존 CISC의 130~140%로 높은 장점을 가진다. 따라서 데이터 전송 폭을 적게 요구하므로 차세대 컴퓨터 구조로 적합하고, 프로그램 메모리 크기가 작아지므로 실장 제어용 마이크로 프로세서에 적합하기 때문에 폭 넓은 활용이 기대된다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권1호
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• pp.1-7
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• 2009

This paper describes design of high energy efficiency 32 bit parallel processor core using instruction-levels data gating and dynamic voltage scaling (DVS) techniques. We present instruction-levels data gating technique. We can control activation and switching activity of the function units in the proposed data technique. We present instruction-levels DVS technique without using DC-DC converter and voltage scheduler controlled by the operation system. We can control powers of the function units in the proposed DVS technique. The proposed instruction-levels DVS technique has the simple architecture than complicated DVS which is DC-DC converter and voltage scheduler controlled by the operation system and a hardware implementation is very easy. But, the energy efficiency of the proposed instruction-levels DVS technique having dual-power supply is similar to the complicated DVS which is DC-DC converter and voltage scheduler controlled by the operation system. We simulate the circuit simulation for running test program using Spectra. We selected reduced power supply to 0.667 times of the supplied power supply. The energy efficiency of the proposed 32 bit parallel processor core using instruction-levels data gating and DVS techniques can improve about 88.4% than that of the 32 bit parallel processor core without using those. The designed high energy efficiency 32 bit parallel processor core can utilize as the coprocessor processing massive data at high speed.

• 한국시뮬레이션학회논문지
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• 제18권2호
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• pp.9-17
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• 2009

얼굴인식이 널리 사용되기 시작하면서, 얼굴 데이터베이스는 많은 양의 얼굴정보를 담게 되었다. 이러한 얼굴 데이터의 증가로 인하여 분산처리 방법을 이용한 얼굴인식이 주요 주제로 대두되고 있다. 하지만 기존 방법에서는 대용량의 데이터를 전송하는 방법에 대한 논의가 부족하다. 이에 본 논문은 분산처리 환경에서 퍼지로직 기반 비트압축률 선택을 통한 얼굴인식을 제안한다. 제안한 방법은 얼굴인식률, 얼굴인식 수행시간, 전송된 비트 길이를 바탕으로 퍼지추론을 하여 효과적인 압축률을 선택한다. 우리는 제안한 방법과 압축을 하지 않은 데이터, 고정 압축률을 적용한 데이터에 따른 얼굴인식률과 얼굴인식 수행시간을 측정하여 비교하였다. 실험 결과는 퍼지로직 기반 압축률 선택이 수행시간을 감소시키면서도 합리적인 인식률을 유지하는 효과가 있음을 보여준다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.1313-1316
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• 1993

This paper presents a fuzzy system that estimates the optimal bit allocation matrices for the spatially active subimage classes of adaptive transform image coding in noisy channels. Transform image coding is good for image data compression but it requires a transmission error protection scheme to maintain the performance since the channel noise degrades its performance. The fuzzy system provides a simple way of estimating the bit allocation matrices from the optimal bit map computed by the method of minimizing the mean square error between the transform coefficients of the original and the reconstructed images.

• 한국산업정보학회논문지
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• 제8권1호
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• pp.55-61
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• 2003

표준 암호화 알고리즘(DES : Data Encryption Standard)은 20년 이상 국제 암호화 표준으로 사용되고 있다. DES는 64비트의 데이터 블록을 56비트의 키를 이용하여 암호화시키는 블록 암호화 기법중의 하나이다. 이 알고리즘은 64비트의 입력을 연속된 과정에 의해 64 비트의 출력으로 전환하는 방법이며, 이렇게 암호화시킨 문장은 키 없이는 해독이 불가능하다. 본 논문에서는 DES 알고리즘을 이용하여 RFID(Radio Frequency Identification) 판독 시스템을 구현하였다. 구현된 시스템은 CBC(Cipher Block Chining) 모드를 사용하여 암호화 알고리즘의 신뢰성을 높였으며, 기존 상용 제품과의 성능 비교 결과 카드 접근 시간과 동작 시간이 상용 제품보다 우수함을 알 수 있었다.

• 한국컴퓨터정보학회논문지
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• 제20권12호
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• pp.1-8
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• 2015

Wear leveling techniques have been studied to prolong the lifetime of NAND flash memory. Most of studies have used Program/Erase(P/E) cycles as wear index for wear leveling. Unfortunately, P/E cycles could not predict the real lifetime of NAND flash blocks. Therefore, these algorithms have the limited performance from prolonging the lifetime when applied to the SSD. In order to apply the real lifetime, wear leveling algorithms, which use raw Bit Error Rate(rBER) as wear index, have been studied in recent years. In this paper, we propose CrEWL(Cold data identification using raw Bit error rate in Wear Leveling), which uses rBER as wear index to apply to the real lifetime. The proposed wear leveling reduces an overhead of garbage collections by using HBSQ(Hot Block Sequence Queue) which identifies hot data. In order to reduce overhead of wear leveling, CrEWL does not perform wear leveling until rBER of the some blocks reaches a threshold value. We evaluate CrEWL in comparison with the previous studies under the traces having the different Hot/Cold rate, and the experimental results show that our wear leveling technique can reduce the overhead up to 41% and prolong the lifetime up to 72% compared with previous wear leveling techniques.

• 한국통신학회논문지
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• 제15권12호
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• pp.1044-1052
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• 1990

비트 동기화(bit synchronization)를 기저 대역의 PAM 신호에 대하여 weighted least square 추정 기법과 등가인 Gauss Markov 추정을 이용하여 연구하였다. 백색 가우시안 확률 분포를 갖는 잡음하에서, 천이 위상과 데이터 레벨의 추정을 2차원적으로 동시에 수행하여 수신단에서 완전한 신호를 복원하는, 검파기 포함형의 비트 동기화기(synchronizer) 실현에 관한 연구를 수행하였다. 컴퓨터 시뮬레이션으로 실현성을 확인하였으며, 기존의 대표적 동기화 방식인 maximum likehood 추정 이론에 근거한 DTTL(digital data transition tracking loop)와 그리고 minimum likehood 추정 기법에 근거한 방식과의 추정 오차 성능을 비교 평가하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2018년도 추계학술대회
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• pp.490-492
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• 2018

본 논문은 음성 데이터를 QR 코드에 입력 및 전송하는 기법을 연구하기 위해 실생활에 가장 많이 사용되는 AMR 음성 데이터를 분석한 결과를 제공한다. AMR은 HEADER와 Speech Data로 구성되어 있고, 비트 형식으로 전송되고 있으며 총 8개의 비트 전송률 모드를 갖고 있다. HEADER에는 Speech Data의 모드 정보가 포함되어 있으며 모드에 따라 Speech Data의 길이는 달라진다. 그 중 QR 코드에 삽입하기 가장 적절한 전송률 모드를 선택하고 해당 모드에 대한 분석을 제공한다. 각 모드에 대한 분석 및 실험을 통해 추후 음성 데이터에 대해 더 높은 압축률을 보이는 것이 최종 목표이다. 그럼으로써 음성 데이터를 보다 효율적으로 전송할 수 있다는 점에서 성능 개선을 보인다.

• 대한의용생체공학회:의공학회지
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• 제7권1호
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• pp.53-58
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• 1986

This paper represent the design of a digital modem which transmits the ECG data from an ambulatory arrhythmia monitor over the telephone lines to a large hospital for the instantaneous interpretations. The digital modem provides on-line communications between the patient and the central computer located near cardiologists. For commercial telephone lines, the transmitting error rates of the digital modem were measured 200 times at a speed of 300 baud. In those measurements, the block errors-results, due to the misinterpretation of start and stop bits, did not occur, The data bit errors which were due to a single bit interpreted incorrectly were 0.78 (bits/10 ) . Since the acceptable data bit error limit is 10 per 106 bits transmitted, the digital modem designed in this paper can be used for the clinical applications without any difficulty.

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2006년도 International Symposium on GPS/GNSS Vol.1
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• pp.121-125
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• 2006

A new GPS receiver correlator for the deeply-coupled GPS/INS integration system is proposed in order to the computation time problem of the Kalman filter. The proposed correlator consists of two early, prompt and late arm pairs. One pair is for detecting data bit transition boundary and another is for the correlator value calculation between input and replica signal. By detecting the data bit transition boundary, the measurement calculation time can be made longer than data bit period. As a result of this, the computational time problem of the integrated Kalman filter can be resolved. The validity of the proposed method is given through computer simulations.