• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1999년도 추계종합학술대회 논문집
• /
• pp.376-379
• /
• 1999

The wavelet transform chip is implemented with Daubechies' 4 tap filter. It works at 20MHz in Field Programmable Gate array (FPGA) implementation of Quadrature Mirror Filter(QMF) Lattice Structure. In this paper, the structure contains taro-channel quadrature mirror filter, data format converter(DFC), delay control unit(DCU), and three 20$\times$8 bits real multiplier. The structures for the DFC and DCU need to he regular and scalable, require minimum number of regular, and thereby lead to an efficient and scalable architecture for the Discrete Wavelet Transform(DWT). These results present the possibility that it can be used in Digital Signal Processing(DSP) application faster than Fourier transform at small area with lour cost.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2002년도 ITC-CSCC -3
• /
• pp.1551-1554
• /
• 2002

In this paper, the hardware implementation of the RSA public-key cryptographic algorithm is presented. The RSA cryptographic algorithm is depends on the computation of repeated modular exponentials. The Montgomery algorithm is used and modified to reduce hardware resources and to achieve reasonable operating speed for smart card. An efficient architecture for modular multiplications based on the array multiplier is proposed. We have implemented a 10240it RSA cryptographic processor based on proposed scheme in IESA system developed for smart card emulating system. As a result, it is shown that proposed architecture contributes to small area and reasonable speed for smart cards.

• Journal of information and communication convergence engineering
• /
• 제11권3호
• /
• pp.190-198
• /
• 2013

Recently, one of the most vital advancement in the field of finance is high-performance trading using field-programmable gate array (FPGA). The objective of this paper is to design high-performance Black Scholes option trading system on an FPGA. We implemented an efficient Black Scholes Call Option System IP on an FPGA. The IP may perform 180 million transactions per second after initial latency of 208 clock cycles. The implementation requires the 64-bit IEEE double-precision floatingpoint adder, multiplier, exponent, logarithm, division, and square root IPs. Our experimental results show that the design is highly efficient in terms of frequency and resource utilization, with the maximum frequency of 179 MHz on Altera Stratix V.

• 융합신호처리학회 학술대회논문집
• /
• 한국신호처리시스템학회 2003년도 하계학술대회 논문집
• /
• pp.288-291
• /
• 2003

본 논문에서는 모듈성과 확장성을 갖는 시스톨릭 어레이를 이용한 두 띠 행렬의 비트 연속 승산기 구현에 대하여 기술한다. 띠 폭이 3인 4$\times$4 띠 행렬이 주어질 때 워드 레블 승산기 설계를 위한 3차원 DG로부터 2차원 시스톨릭 어레이를 유도한 후, 워드 레블 PE를 비트 연속 승산기와 가산기를 이용하여 비트 레블 PE로 변환시켜 띠 행렬의 비트 레블 승산기를 설계한다. 구현된 워드 레블 승산기와 비트 레블 승산기는 RT 수준에서 VHDL로 모델링하여 동작을 검증하였다. 검증된 시스톨릭 어레이를 이용한 워드 레블 승산기와 비트 레블 승산기는 Hynix에서 제공하는 0.35$\mu\textrm{m}$ 셀 라이브러리를 사용하여 Synopsys design compiler로 합성되었다.

• 대한전자공학회논문지SD
• /
• 제40권4호
• /
• pp.51-57
• /
• 2003

통신망 및 그 이외의 네트워크 환경의 발전은 사회적으로 중요한 문제를 발생시켰다. 이러한 문제점 중 가장 중요한 것이 네트워크 보안 문제이다. 보안과 관련된 문제점들은 해킹, 크랙킹과 같은 방법으로 반 보안 분야를 확장시키며 발전되었다. 새로운 암호 알고리즘의 발달 없이 해커나 크래커로부터 데이터를 보호하기 위해서는 기존과 같이 키의 길이를 증대하거나 처리 데이터의 양을 증대시키는 방법 밖에는 없다. 본 논문에서는 공개키 암호 알고리즘의 몽고메리 승산부에서 처리속도를 감소시키기 위한 M3 알고리즘을 제안하였다. 매트릭스 함수 M(·)과 룩업테이블을 사용하는 제안된 M3 알고리즘은 몽고메리 승산부의 반복 연산부를 선택적으로 수행하게 된다. 이러한 결과로 변형된 반복 변환 부분은 기존 몽고메리 승산기에 비하여 30%의 처리율 향상을 가져왔다. 제안된 몽고메리 승산 M3 알고리즘은 캐리 생성부의 어레이 배열과 가변 길이 오퍼랜드 감소로 인한 병목 현상을 줄일 수 있다. 그러므로 본 논문에서는 제안된 M3 알고리즘을 공개키 암호시스템의 대표적인 시스템인 RSA에 적용하여 M3-RSA를 설계하였으며 설계 및 모의실험은 Synopsys ver 1999.10을 사용하였다. M3 알고리즘은 기존 승산알고리즘에 비하여 30%의 처리속도 증가를 보임으로서 크랙 및 처리율 향상에 영향이 많은 공개키 암호시스템에 적합하리라 사료된다.

• 전자공학회논문지SC
• /
• 제40권6호
• /
• pp.24-30
• /
• 2003

본 논문에서는 m차 기약 AOP를 적용하여 시스템 복잡도를 개선한 GF(2/sup m/)상의 새로운 AB²＋C 연산기법과 그 하드웨어 구현회로를 제안하였다. 제안된 회로는 병렬 입출력 구조를 가지며, CS, PP 및 MS를 모듈로 하여 구성되며 이들은 각각 AND와 XOR 게이트의 규칙적인 배열구조를 갖는다. 제안된 회로의 시스템 복잡도는 (m＋1)²개의 2-입력 AND게이트와 (m＋1)(m＋2)개의 2-입력 XOR게이트의 회로복잡도와 연산에 소요되는 최대 지연시간은 T/sub A/sup ＋/(1＋「log₂/sup m/」)T/sub x/ 이다. 제안된 연산기의 시스템 복잡도와 구성상의 특징을 타 연산기를 표로 비교하였고, 그 결과 상대적으로 우수함을 보였다. 또한, 단순하면서도 정규화된 소자 및 결선의 구조는 VLSI 구현에 적합하다.

• 정보보호학회논문지
• /
• 제12권2호
• /
• pp.35-44
• /
• 2002

본 논문에서는 Radix-$2^k$ 모듈라 곱셈 알고리즘 기반의 고속 RSA 지수승 연산기의 구현 방법을 제시하고 검증하였다. Radix-$2^k$ 모듈라 곱셈 알고리즘을 구현하기 위해 Booth receding 연산 알고리즘을 사용하였으며 최대 radix-16 연산을 위해 2K-byte 메모리와 2개의 전가산기와 3개의 반가산기의 지연을 갖는 CSA(carry-save adder) 어레이를 사용하였다. CSA 어레이 출력인 캐리와 합을 고속으로 가산하기 위해 마지막 덧셈기로써 캐리 발생과 지연시간이 짧은 가상 캐리 예측 덧셈기(pseudo carry look-ahead adder)를 적용하였다. 또한, 주어진 공정에서 동작 주파수와 처리량의 관계를 통해 Radix-$2^k$에서 설계 가능한 radix 값을 제시하였다. Altera FPGA EP2K1500E를 사용하여 기능을 검증한 후 삼성 0.35$\mu\textrm{m}$ 공정을 사용하여 타이밍 시뮬레이션을 하였으며 radix-16 모듈라 곱셈 알고리즘을 사용할 경우 모듈라 곱셈에 (n+4+1)14 의 클럭을 사용하여 1,024-bit RSA를 처리하는데 50MHz에서 5.38ms의 연산 속도를 측정하였다.

• 전자공학회논문지C
• /
• 제36C권12호
• /
• pp.11-19
• /
• 1999

최근에 등장한 프랙탈 영상 압축 알고리즘은 소프트웨어적인 측면에서는 많이 연구되고 있으나, 하드웨어 구현을 위한 연구는 드물다. 그러나 , 프랙탈 영상 압축 기법이 동영상 처리를 위해 사용될 경우 소프트웨어적으로는 실시간 처리의 어려움이 있어 고속의 전용 하드웨어가 필요하다. 그러나 , 아직 복호기의 구체적인 하드웨어의 설계 예는 드물다. 본 연구에서는 $256{\times}256$의 크기의 흑백 영상의 실시간 처리가 가능한 quadtree 방식의 프랙탈 영상 압축 복호기를 전용 하드웨어로 설계하였으며, 이를 위한 저전력 기법을 제안한다. 제안한 두 가지 방법 중 첫번째는 영상의 복원 후 발생하는 블록 현상을 제거하기 위한 post-processing 방법을 하드웨어 측면에서 최적화하는 것이다. 이 방식은 기존의 소프트웨어에서 사용하던 승산기가 필요한 가중 평균 방식보다 하드웨어를 적게 소모하여 비용을 줄이며, 속도는 69%정도의 향상이 있다. 두번째 방식은 데이터 패스 내부의 곱셈기를 입력 벡터의 통계적 특성을 이용하여 소비 전력이 적도록 설계하는 것이다. 이 방식으로 설계할 경우 8 bits 이하의 크기의 곱셈기에서 저전력에 유리하다고 알려진 어레이(array) 형태의 곱셈기에 비해 약 28%정도 소비 전력을 줄일 수 있었다. 위 두 가지 전력 절감 방식을 사용하여 동작 전압 3.3V, 1 poly 3 metal, $0.6{\mu}m$ CMOS 공정으로 복호기의 코어 부분을 칩으로 제작하였다.

• 대한기계학회논문집B
• /
• 제37권1호
• /
• pp.9-18
• /
• 2013

이상 횡 유동은 응축기, 증발기와 원자로 증기발생기와 같은 쉘과 튜브의 열 교환기에서 볼 수 있다. 이상 유동장에 놓인 구조물에 작용하는 수동력을 이해하기 위해서는 이상유동의 특성을 이해하는 것이 중요하다. 이상 유동의 유동특성과 유동변수를 소개하고 관군에서의 압력손실과 실린더에 작용하는 압력분포에 의한 수동력을 평가하기 위한 실험을 수행하였다, 실험부 입구에서 이상유동은 혼합되었으며 실험은 횡 방향 이상 유동장에 놓인 정규 삼각형 배열을 갖는 관군을 사용하여 수행하였다. 관군에서의 흐름방향 압력손실을 측정하여 이상유동의 마찰승수를 계산하고 이론적 결과와 비교하였다. 또한 특정 실린더에 작용하는 원주 방향 압력 분포의 측정결과와 이상유동의 기초이론에 근거하여 압력손실계수의 분포 및 항력계수에 미치는 체적건도와 단위면적당 질량유량의 효과를 평가하였다. 튜브 표면에 작용하는 측정된 압력을 수치해석방법으로 적분하여 항력계수를 계산하였다. 작은 질량 유량의 경우에 측정된 마찰 승수는 기존의 이론 결과와 잘 일치하며 압력분포에 의한 항력계수에 작용하는 기공률의 영향은 기존의 실험결과와 정성적으로 유사한 경향을 보이고 있다.

• 정보보호학회논문지
• /
• 제10권4호
• /
• pp.81-93
• /
• 2000

본 논문에서는 RSA 암호 시스템의 핵심 연산인 모듈로 멱승의 처리속도를 향상시키기 위한 방법으로 하이래딕스 (High-Radix) 연산 방식과 CRT(Chinese Remainder Theorem)를 적용한 새로운 하드웨어 구조를 제안한다. 모듈로 멱승의 기본 연산인 모듈로 곱셈은 16진 연산 방법을 사용하여 PE(Processing Element)의 개수를 1/4고 줄임으로써, 기존의 이 진 연산 방식에 비해 클럭 수차 파이프라이닝 플립플롭의 지연시간을 1/4로 줄였다. 복호화시에는 합성수인 계수 N 의 인수, p, q를 알고 있는 점을 이용하여 속도를 향상시키는 일반적인 방법인 CRT 알고리즘을 적용하였다. 즉, s비트 의 키에 대해, s/2비트 모듈로 곱셈기 두 개를 병렬로 동시 수행함으로써 처리 속도를 CRT를 사용하지 않을 때보다 4 배정도 향상시켰다. 암호화의 경우는 두 개의 s/2비트 모듈로 곱셈기를 직렬로 연결하여 s/비트에 대한 연산이 가능하도록 하였으며 공개키는 E는 17비트까지의 지수를 허용하여 빠른 속도를 유지하였다. 모듈로 곱셈은 몽고메리 알고리즘을 변형하여 사용하였으며, 그 내부 계산 구조를 보여주는 데이터 종속 그래프(Dependence Graph)를 수평으로 매핑하여 1차원 선형 어레이 구조로 구성하였다. 그 결과 삼성 0.5um CMOS 스탠다드 셀 라이브러리를 근거로 산출한 때, 1024 비트 RSA 연산에 대해서 160Mhz의 클럭 주파수로 암호화 시에 15Mbps, 복호화 시에 1.22Mbs의 성능을 가질 것으로 예측되며, 이러한 성능은 지금가지 발표된 국내의의 어느 논문보다도 빠른 RSA 처리 시간이다.