• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.141-144
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• 2000

In this paper, a new parallel array structure for the asynchronous array multiplier is introduced. This structure is designed for a data dependent asynchronous multiplier to reduces power which is wasted in conventional array structure. Simulation shows that this structure saves 30％ of power and 55％ of computation time comparing to conventional booth encoded array multiplier.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 춘계종합학술대회
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• pp.925-927
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• 2005

The study is about a finite field multiplying unit, which performs a calculation t-times as fast as the Mastrovito's multiplier architecture, suggesting and using the 2-times faster multiplier architecture. Former studies on finite field multiplication architecture includes the serial multiplication architecture, the array multiplication architecture, and the hybrid finite field multiplication architecture. Mastrovito's serial multiplication architecture has been regarded as the basic architecture for the finite field multiplication, and in order to exploit parallelism, as much resources were expensed to get as much speed in the finite field array multipliers. The array multiplication architecture has weakness in terms of area/performance ratio. In 1999, Parr has proposed the hybrid multipcliation architecture adopting benefits from both architectures. In the hybrid multiplication architecture, the main hardware frame is based on the Mastrovito's serial multiplication architecture with smaller 2-dimensional array multipliers as processing elements, so that its calculation speed is fairly fast costing intermediate resources. However, as the order of the finite field, complex integers instead of prime integers should be used, which means it cannot be used in the high-security applications. In this paper, we propose a different approach to devise a finite field multiplication architecture using Mastrovito's concepts.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.371-374
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• 2000

This paper proposes a 16-bit ${\times}$ 16-bit multiplier for 2 twos-complement binary numbers with tree-like structure and implements it on a FPGA. The space and time complexity analysis shows that the 16-bit Tree-like multiplier represents lower circuit complexity and computes more quickly than both Booth array multiplier md Modified array multiplier.

• 전기전자학회논문지
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• 제18권2호
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• pp.228-233
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• 2014

In this paper, we propose a CMOS-memristor hybrid circuit that can perform 4-bit multiplication for future energy-efficient computing in nano-scale digital systems. The proposed CMOS-memristor hybrid circuit is based on the parallel architecture with AND and OR planes. This parallel architecture can be very useful in improving the power-delay product of the proposed circuit compared to the conventional CMOS array multiplier. Particularly, from the SPECTRE simulation of the proposed hybrid circuit with 0.13-mm CMOS devices and memristors, this proposed multiplier is estimated to have better power-delay product by 48% compared to the conventional CMOS array multiplier. In addition to this improvement in energy efficiency, this 4-bit multiplier circuit can occupy smaller area than the conventional array multiplier, because each cross-point memristor can be made only as small as $4F^2$.

• 한국정보처리학회논문지
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• 제2권6호
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• pp.969-973
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• 1995

본 논문에서는 기존의 병렬 승산기 어레이에서 사용된 CSA(carry select adder) 셀 구조를 수정하여 승산시간을 감소하는 새로운 병렬 승산기 어레이를 제안한다. MCSA(modified CSA)의 입력에 가수와 피가수가 자리올림보다 먼저 인가된다. 그리고 자리올림 전달 가산기를 위하여 DCSA(doubled inverted imput CSA)를 설계하여 최종 승산항 다음에 추가한다. 제안된 안은 MCSA와 DCSA를 사용하여 설계하고 모의실험을 한다. 회로의 크기는 기존의 CAS셀을 사용한 기존의 승산기 어레이에 비하여 약 13% 증가했지만 연산시간은 약 52% 감소함을 확인하였다.

• 대한전자공학회논문지SD
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• 제39권5호
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• pp.87-94
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• 2002

본 논문에서는 기존의 배열구조의 문제점인 전력낭비와 느린 연산속도를 보완하기 위하여 병렬배열구조를 채택하고 비동기 시스템에 적합하도록 평균 연산속도를 최소화한 곱셈기를 제안한다. 실험 결과 제안된 비대칭 병렬배열구조는 기존의 배열구조와 비교하였을 때, 평균 55% 정도의 연산시간 단축이 가능하며, 이 구조를 이용한 Booth 인코딩 비동기 곱셈기는 기존의 Booth 인코딩 배열 곱셈기에 비해 40% 정도의 시간 단축 효과가 있음을 확인하였다.

• 한국통신학회논문지
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• 제9권3호
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• pp.127-131
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• 1984

벡터-매트릭스 곱셈을 인코히어런트(incoherent)광원에 의해 빠른 속도로 대량의 정보를 처리할 수 있는 IOVMM(incoherent optical vector matrix multiplier)을 구성하고 실험결과와 이론치를 비교하였다. 입력 벡터 및 매트릭스의 원소들은 양의 실수로만 국한시키고 입력 벡터는 LED배열로 나타내었으며 매트릭스는 마스크상에 면적변조방식으로 부호화하였다. 이 두 곱셈의 결과는 렌즈계를 통하여 포토 다이오우드 배열로 검출하였으며 하나의 채널로 출력신호를 관찰하기 위하여 애널로그 멀티플렉스를 사용하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.277-280
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• 2002

This paper analyze the characteristics of three multipliers in finite fields GF(2m) from the point of view of processing time and area complexity. First, we analyze structure of three multipliers; 1) LSB-first systolic array, 2) LFSR structure, and 3) CA structure. To make performance analysis, each multiplier was modeled in VHDL and was synthesized for FPGA implementation. The simulation results show that LFSR structure is best from the point of view of area complexity, and LSB systolic array is best from the point of view of processing time per clock.

• 한국통신학회논문지
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• 제14권3호
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• pp.235-239
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• 1989

유한체 GF($2^m$)상에서 임의의 두 원소를 곱하는 승산기를 제시하였으며 동작과정을 단계별로 설명하였다. 본 논문에서 제시된 회로는 기준의 선형궤한 치환 레지스터를 이용한 회로가 변형된 형태로서 m단 궤환치환 레지스터, m-1개의 플립플롭, m개의 AND게이트, 그리고 m-입력 XOR 게이트로 구성되며 회로가 간단하다. GF($2^m$)의 두 원소를 곱할 때, 기존의 치환 레시스터 승산기는 m번 치환하면 곱셈의 결과가 레지스터에 축적되므로 m클럭시간 만큼 지연되는 반면 제안된 승산기는 입력되고부터 직렬출력을 얻을 때까지 m-1 클럭시간이 소요되며 cellular-array 승산기에 비해 매우 간단하고 systolic 승산기에 비해서는 지연시간도 단축된다.

• 정보처리학회논문지A
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• 제11A권1호
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• pp.1-10
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• 2004

본 논문에서는 유한체 GF$(2^m)$상에서 두 다항식의 승산을 실현하는 병렬-입력 및 병렬-출력을 갖는 셀 배열 병렬 승산기를 제시한다 이 승산기는 승산연산부, 기약다항식연산부. MOD연산부로 구성한다. 승산연산부는 AND 게이트와 XOR 게이트로 설계한 기본 셀의 배열로 이루어지며, 기약다항식연산부는 XOR 게이트와 D 플림플롭회로를 사용하여 구성하며, MOD연산부는 AND 게이트와 XOR 게이트에 의한 기본 셀을 배열하여 구성하였다. 제시한 승산기는 PSpice 시뮬레이션을 통하여 동작특성을 보였으며, 클럭신호의 주기를 l${\mu}\textrm{s}$로 하였다. 제시한 셀 배열 병렬 승산기는 m=4인 경우에 AND 게이트의 수가 24개, XOR 게이트의 수가 32개 필요하며, D 플립플롭회로가 4개 필요하다. 또한, AOP 기약 다항식을 사용하면 AND 게이트와 XOR 게이트의 수가 24개 필요하며 D 플립플롭은 사용되지 않는다. 셀 배열 병렬 승산기의 승산연산부의 동작시간은 1 단위시간(클럭시간)이 소비되고, 기약다항식연산부에 의한 MOD연산부의 동작시간은 m 단위시간(클럭시간)이 소비되어 전체 동작시간은 m+1 단위시간(클럭시간)이 소비된다. 본 논문에서 제시한 셀 병렬 승산기는 회선경로 선택의 규칙성, 간단성, 배열의 모듈성과 병렬동작의 특징을 가지며, 특히 차수 m이 매우 큰 유한체강의 두 다항식의 승산에서 확장성을 갖는다.