• 전기전자학회논문지
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• 제26권4호
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• pp.633-638
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• 2022

최근 인간의 뇌를 모방한 스파이킹 뉴럴 네트워크(SNNs)의 뉴로모픽(Neuromorphic) 시스템이 주목을 받고 있다. 뉴로모픽 기술은 인지 응용과 처리 과정에서 속도가 빠르고 전력 소모가 적다는 장점이 있다. SNNs 기반의 저항성 랜덤 엑세스 메모리(RRAM) 은 병렬 연산을 위한 가장 효율적인 구조이며 스파이크 타이밍 종속 가소성(STDP)의 점진적인 스위칭 동작을 수행한다. 시냅스 소자 동작으로서의 RRAM은 저 전력 프로세싱과 다양한 메모리 상태를 표현한다. 하지만, RRAM 소자의 통합은 높은 스위칭 전압 및 전류를 유발하여 높은 전력 소비를 초래한다. RRAM의 동작 전압을 낮추기 위해서는 스위칭 레이어와 금속 전극의 신소재를 개발하는 것이 중요하다. 본 연구에서는 스위칭 전압을 낮추기 위해 전기적, 기계적 특성이 우수한 단일 벽 탄소나노튜브(SWCNTs)를 갖는 (Metal/Al₂O₃/HfO_x/SWCNTs/N+silicon, MOCS)라는 최적화된 새로운 구조를 제안하였다. 따라서 SWCNTs 기반 멤리스터의 점진적인 스위칭 동작 및 저 전력 I/V 곡선의 향상을 보여준다.

• 정보처리학회논문지A
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• 제17A권3호
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• pp.121-126
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• 2010

본 논문에서는 저 전압 스윙 기술을 적용하여 저 전력 회로를 구현하고, 슬립 트랜지스터 (sleep-transistor)를 이용하여 누설전류를 최소화하는 새로운 저 전력 MOS 전류모드 논리회로 (MOS current-mode logic circuit)를 제안하였다. 제안한 회로는 저 전압 스윙 기술을 적용하여 저 전력 특성을 갖도록 설계하였고 고 문턱전압 PMOS 트랜지스터 (high-threshold voltage PMOS transistor)를 슬립 트랜지스터로 사용하여 누설전류를 최소화하였다. 제안한 회로는 $16\;{\times}\;16$ 비트 병렬 곱셈기에 적용하여 타당성을 입증하였다. 이 회로는 슬립모드에서 기존 MOS 전류 모드 논리회로 구조에 비해 대기전력소모가 1/104로 감소하였으며, 정상 동작모드에서 11.7 %의 전력소모 감소효과가 있었으며 전력소모와 지연시간의 곱에서 15.1 %의 성능향상이 있었다. 이 회로는 삼성 $0.18\;{\mu}m$ CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.

• 정보과학회 논문지
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• 제44권12호
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• pp.1245-1251
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• 2017

디렉터리 기반의 캐시 일관성 유지 프로토콜을 사용하는 멀티 코어 시스템은 성능 향상을 위해 더 많은 코어를 집적하려 하지만 캐시 일관성 유지를 위한 오버헤드가 커져 코어 수를 늘리는 데에 제한이 생긴다. 기존의 연구들은 주로 디렉터리 엔트리의 크기를 줄이는 데에 집중하고 있다. 이 논문에서는 캐시 블록이 두 개 이상의 코어에 의해 공유될 때에 디렉터리 엔트리를 동적으로 할당하는 디렉터리 구조를 제안한다. 이에 따라 하나의 코어에 의해서만 접근되는 블록들에 대해 디렉터리 정보를 관리하지 않음으로써 디렉터리 엔트리의 수를 줄일 수 있다. 우리는 PARSEC 벤치마크에서의 시뮬레이션을 통해 풀맵에 비해 훨씬 적은 수의 디렉터리 엔트리에서 높은 DDT hit rate을 가져 shared cache의 디렉터리 정보를 충분히 관리할 수 있음을 확인함과 동시에 풀맵과 비슷한 성능으로 디렉터리의 크기를 풀맵 대비 17.84%까지 줄일 수 있음을 확인했다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제14권3호
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• pp.331-335
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• 2008

본 논문에서는 멀티코어 환경에서 파노라마 이미지 생성 시간을 단축시키기 위해 특징점 추출 알고리즘을 병렬화한다. 여러 장의 사진들을 합성하여 파노라마 이미지를 만드는 과정에는 사진들 간의 겹치는 영역을 찾아내기 위해 각 사진의 특징점을 추출하는 단계가 필요하다. 계산량이 많은 특징점 추출 단계를 빠르게 수행하기 위해 비대칭 멀티 프로세서 아키텍처인 CBE(Cell Broadband Engine)를 사용하여 특징점 추출 병렬 알고리즘을 개발하고, 성능이 얼마나 향상되는지 실험하였다. 실험 결과, 본 논문에서 개발한 병렬 알고리즘은 프로세서 수에 비례하여 성능이 높아지는 선형 확장성의 특징을 보였다. 이처럼 멀티코어 환경에서 이미지 프로세싱 작업 수행 시에 어떻게 하면 높은 성능의 좋은 결과를 낼 수 있는지 알아본다.

• 융합정보논문지
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• 제10권8호
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• pp.35-39
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• 2020

DNN은 기존의 음성 인식 시스템에 비해 에러가 적으나 병렬 훈련이 어렵고, 계산의 양이 많으며, 많은 양의 데이터 확보를 필요로 한다. 본 논문에서는 이러한 문제를 효율적으로 해결하기 위해 GMM에서 모델 파라메터를 가지고 음소별 GMM 파라메터를 추정하여 음소 단위를 생성한다. 그리고 이를 효율적으로 적용하기 위해 특정 어휘에 대한 클러스터링을 통해 성능을 향상시키기 위한 방법을 제안한다. 이를 위해 3가지 종류의 단어 음성 데이터베이스를 이용하여 DB를 가지고 어휘 모델을 구축하였고, 잡음 처리는 워너필터를 사용한 특징을 추출하여 음성 인식실험에 사용하였다. 본 논문에서 제안한 방법을 사용한 결과 음성 인식률에서 97.9%의 인식률을 나타내었다. 본 연구에서 개선된 오버피팅의 문제점을 향상시킬 수 있는 추가적인 연구를 필요로 한다.

• 정보처리학회논문지A
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• 제12A권2호
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• pp.87-94
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• 2005

패턴 매칭(Pattern Matching)은 네트워크 침입방지 시스템에서 가장 중요한 부분의 하나며 많은 연산을 필요로 한다. 날로 증가되는 많은 수의 공격 패턴을 다루기 위해, 네트워크 침입방지 시스템에서는 회선 속도로 들어오는 패킷을 처리 할 수 있는 다중 패턴 매칭 방법이 필수적이다. 본 논문에서는 현재 많이 사용되고있는 네트워크 침입방지 및 탐지 시스템인 Snort와 이것의 패턴 매칭 특성을 분석한다. 침입방지 시스템을 위한 패턴 매칭 방법은 다양한 길이를 갖는 많은 수의 패턴과 대소문자 구분 없는 패턴 매칭을 효과적으로 다룰 수 있어야 한다. 또한 여러 개의 입력 문자들을 동시에 처리 할 수 있어야 한다. 본 논문에서 Shift-OR 패턴 매칭 알고리즘에 기반을 둔 다중 패턴 매칭 하드웨어 가속기를 제시하고 여러 가지 가정 하에서 성능 측정을 하였다. 성능 측정에 따르면 제시된 하드웨어 가속기는 현재 Snort에서 사용되는 가장 빠른 소프트웨어 다중 패턴 매칭 보다 80배 이상 빠를 수 있다.

• 정보처리학회논문지:소프트웨어 및 데이터공학
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• 제3권10호
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• pp.397-406
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• 2014

미국의 Jeopardy! 퀴즈쇼와 같은 DeepQA 환경에서 인간을 대신해 컴퓨터가 효과적으로 답하기 위해서는, 광범위한 지식베이스와 빠른 시공간 추론 능력이 요구된다. 본 논문에서는 대표적인 병렬 분산 컴퓨팅 환경인 맵리듀스 프레임워크를 이용해, 새로운 방향 및 위상 관계를 효율적으로 추론할 수 있는 대용량 공간 추론 알고리즘을 제시한다. 이 추론 알고리즘은 CSD-9 방향 관계들과 RCC-8 위상 관계들을 포함한 대용량 공간 지식베이스를 입력으로 가정하며, 이로부터 새로운 방향 관계와 위상 관계들을 추론해내기 위해 지식베이스에 대한 경로 일관성 검사와 교차 일관성 검사를 수행한다. 맵리듀스 프레임워크의 원리에 따라 추론 계산의 병렬성을 극대화하기 위해, 맵 단계에서는 대용량의 지식베이스를 다수의 노드들에 효과적으로 분할하여 분산시키고, 리듀스 단계에서는 분산된 지식베이스들로부터 새로운 공간 지식을 유도하도록 공간 추론 알고리즘을 설계하였다. 본 연구에서는 맵리듀스 프레임워크로 구현한 대용량 공간 추론기와 샘플 공간 지식 베이스를 이용한 실험들을 수행하고, 이를 통해 본 논문에서 제안한 대용량 공간 추론기의 높은 성능을 확인할 수 있었다.

• 정보보호학회논문지
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• 제12권2호
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• pp.21-34
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• 2002

본 논문에서는 최근 발표된 멱승방법인 나눗셈 체인을 적용한 새로운 모듈로 멱승기의 하드웨어 구조를 제안하였다. 나눗셈 체인은 제수(divisor) d=2 또는 $d=2^I +1$ 과 그에 따른 나머지(remainder) r을 이용하여 지수 I를 새롭게 변형하는 방법으로 전체 멱승 연산이 평균 약 1.4$log_2$E 번의 곱셈으로 가능한 알고리즘이다. 이것은 Binary Method가 하드웨어 구현 시 항상 worst case인 $2log_2$E의 계산량이 필요한 것과 비교할 때 상당한 성능개선을 의미한다. 전체 구조는 파이프라인 동작이 가능한 선형 시스톨릭 어레이 구조로 설계하였으며, DG(Dependence Graph)를 수평으로 매핑하여 k비트의 키 사이즈에 대해 두 개의 k 비트 프레임이 k/2+3 개의 PE(Processing Element)로 구성된 두 개의 곱셈기 모듈을 통해 병렬로 동시에 처리되어 100% 처리율을 이루게 하였다. 또한, 규칙적인 데이터 패스를 가질 수 있도록 나눗셈체인을 새롭게 코딩하는 방법을 제안하였다. ASIC 구현을 위해 삼성 0.5um CMOS 스탠다드 셀 라이브러리를 이용해 합성한 결과 최장 지연 패스는 4.24ns로 200MHz의 클럭이 가능하며, 1024비트 데이터 프레임에 대해 약 140kbps의 처리속도를 나타낸다. 복호화 시에는 CRT(Chinese Remainder Theorem)를 적용하여 처리속도를 560kbps로 향상시켰다. 전자서명의 검증과정으로 사용되기도 하는 암호화 과정을 수행할 때 공개키 E는 3,17 혹은 $2^{16} +1$의 사용이 권장된다는 점을 이용하여 E를 17 비트로 제한할 경우 7.3Mbps의 빠른 처리속도를 가질 수 있다.

• 전기전자학회논문지
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• 제25권4호
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• pp.625-633
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• 2021

몽고메리 모듈러 곱셈의 유연한 하드웨어 구현을 위한 확장 가능형 아키텍처를 기술한다. 처리요소 (processing element; PE)의 1차원 배열을 기반으로 하는 확장 가능형 모듈러 곱셈기 구조는 워드 병렬 연산을 수행하며, 사용되는 PE 개수 N_PE에 따라 연산 성능과 하드웨어 복잡도를 조정하여 구현할 수 있다. 제안된 아키텍처를 기반으로 SEC2에 정의된 8가지 필드 크기를 지원하는 확장 가능형 몽고메리 모듈러 곱셈기(scalable Montgomery modular multiplier; sMM) 코어를 설계했다. 180-nm CMOS 셀 라이브러리로 합성한 결과, sMM 코어는 N_PE=1 및 N_PE=8인 경우에 각각 38,317 등가게이트 (GEs) 및 139,390 GEs로 구현되었으며, 100 MHz 클록으로 동작할 때, N_PE=1인 경우에 57만회/초 및 N_PE=8인 경우에 350만회/초의 256-비트 모듈러 곱셈을 연산할 수 있는 것으로 평가되었다. sMM 코어는 응용분야에서 요구되는 연산성능과 하드웨어 리소스를 고려하여 사용할 PE 수를 결정함으로써 최적화된 구현이 가능하다는 장점을 가지며, ECC의 확장 가능한 하드웨어 설계에 IP (intellectual property)로 사용될 수 있다.

• 정보처리학회논문지:소프트웨어 및 데이터공학
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• 제3권8호
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• pp.321-328
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• 2014

본 논문에서는 모바일 기기 사용자들의 다음 방문 장소를 효율적으로 예측할 수 있는 맵리듀스 기반의 이동 패턴 마이닝 시스템을 소개한다. 이 시스템은 대용량의 사용자 이동 궤적 데이터 집합으로부터 은닉 마코프 모델로 표현되는 각 사용자의 이동 패턴을 학습해내고, 이 모델을 현재 이동 궤적에 적용함으로써 다음 방문 장소를 예측한다. 본 시스템은 사용자별 이동 패턴 모델을 학습하는 후단부와 실시간으로 다음 방문 장소를 예측하는 전단부 등 크게 두 부분으로 구성된다. 이 중에서 후단부는 주요 장소 추출, 이동 궤적 변환, 이동 패턴 모델 학습 등 총 3개의 맵리듀스 작업 모듈들로 구성된다. 이에 반해, 본 시스템의 전단부는 이동 경로 후보군 생성, 다음 장소 예측 등 총 2개의 작업 모듈들로 구성된다. 그리고 본 시스템을 구성하는 각 작업 모듈의 맵과 리듀스 함수들은 하둡 인프라를 효과적으로 활용하여 병렬 처리를 극대화할 수 있도록 설계하였다. 대용량의 공개 벤치마크 데이터 집합인 GeoLife를 이용하여 본 논문에서 소개한 시스템의 성능을 분석하기 위한 실험들을 수행하였고, 실험 결과를 통해 본 시스템의 높은 성능을 확인할 수 있었다.